JP5449026B2 - 半導体装置及びその製造方法 - Google Patents
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Description
以下に、本発明の一実施形態に係る半導体装置の製造方法について、図1(a) 〜(c) 、図2(a) 〜(b) 、図3(a) 〜(b) 及び図4(a) 〜(b) 並びに図5(a) 〜(b) を参照しながら説明する。図1(a) 〜図4(b) は、本発明の一実施形態に係る半導体装置の製造方法を工程順に示すゲート長方向の断面図である。図5(a) 〜(b) は、本発明の一実施形態に係る半導体装置の製造方法を示す図であり、(a) は、(b) に示すVa-Va線における断面図であり、(b) は、平面図である。なお、図5(a) に示す図は、図1(c) に示す図と同一である。図1(a) 〜図4(b) において、「nMIS領域」とは、n型の第1のMISトランジスタが形成される領域をいう。「pMIS領域」とは、p型の第2のMISトランジスタが形成される領域をいう。「ダミー領域」とは、ダミー素子が形成される領域をいう。矢印で示す領域は、素子分離形成領域であり、「素子分離形成領域」とは、素子分離領域、及び素子分離領域に取り囲まれたダミー活性領域を含む領域をいう(言い換えれば、第1,第2の活性領域を含まない領域をいう)。なお、図1(a) 〜図4(b) は、ウェハに含まれるチップの一部分の構成を示す断面図である。
図6に示すように、金属マスクの面積率が45%よりも小さい場合、平均閾値電圧の変動値は、負の変動値を示し、金属マスクの面積率が45%よりも小さくなるに連れて、平均閾値電圧の変動値は、負側に大きくなる。言い換えれば、金属マスクの面積率が45%よりも小さくなるに連れて、平均閾値電圧は低くなる。
10a 第1の活性領域
10b 第2の活性領域
10c ダミー活性領域
11 素子分離領域
12a p型の第1のウェル領域
12b n型の第2のウェル領域
12c p型の第3のウェル領域
13 下地膜
13A,13a 第1の下地膜
13B,13b 第2の下地膜
13C,13c〜13g ダミー下地膜
14 高誘電率絶縁膜
14A,14a 第1の高誘電率絶縁膜
14B,14b 第2の高誘電率絶縁膜
14C,14c〜14g ダミー高誘電率絶縁膜
14Cx,14fx,14gx 含有部
14Cy,14fy,14gy 非含有部
15 ゲート絶縁膜形成膜
15A 第1のゲート絶縁膜形成膜
15B 第2のゲート絶縁膜形成膜
15C ダミーゲート絶縁膜形成膜
15a 第1のゲート絶縁膜
15b 第2のゲート絶縁膜
15c〜15g ダミーゲート絶縁膜
16 高融点金属膜
16b 金属マスク
16c ダミー金属マスク
17 調整用金属化合物膜
18 金属膜
18a 第1の金属膜
18b 第2の金属膜
18c〜13g ダミー金属膜
19 シリコン膜
19a 第1のシリコン膜
19b 第2のシリコン膜
19c〜19g ダミーシリコン膜
20 ゲート電極形成膜
20a 第1のゲート電極
20b 第2のゲート電極
20c〜20g ダミーゲート電極
21a n型のエクステンション領域
21b p型のエクステンション領域
21c〜21f n型のダミーエクステンション領域
22a 第1のサイドウォール
22b 第2のサイドウォール
22c ダミーサイドウォール
23a n型のソースドレイン領域
23b p型のソースドレイン領域
23c〜23g n型のダミーソースドレイン領域
Tr1 第1のMISトランジスタ
Tr2 第2のMISトランジスタ
E1〜E5 ダミー素子
Claims (11)
- 半導体基板における第1の活性領域上に形成された第1導電型の第1のMISトランジスタと、前記半導体基板における第2の活性領域上に形成された第2導電型の第2のMISトランジスタと、前記半導体基板におけるダミー活性領域上に形成されたダミー素子とを備えた半導体装置であって、
前記第1のMISトランジスタは、
前記第1の活性領域上に形成された第1の高誘電率絶縁膜を有し、全部分が調整用金属を含有する第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に形成された第1のゲート電極とを備え、
前記第2のMISトランジスタは、
前記第2の活性領域上に形成された第2の高誘電率絶縁膜を有し、前記調整用金属を含有しない第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に形成された第2のゲート電極とを備え、
前記ダミー素子は、
前記ダミー活性領域上に形成されたダミー高誘電率絶縁膜を有し、少なくとも一部分が前記調整用金属を含有しないダミーゲート絶縁膜と、
前記ダミーゲート絶縁膜上に形成されたダミーゲート電極と
を備え、
前記第1の活性領域、前記第2の活性領域及び前記ダミー活性領域は、前記半導体基板における素子分離領域に取り囲まれており、
前記第1の活性領域は、第2導電型の第1のウェル領域に形成されており、
前記第2の活性領域は、第1導電型の第2のウェル領域に形成されており、
前記ダミー活性領域は、第2導電型の第3のウェル領域に形成されていることを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ダミーゲート絶縁膜は、全部分が前記調整用金属を含有していないことを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記ダミーゲート絶縁膜は、前記調整用金属を含有する含有部分と前記調整用金属を含有しない非含有部分とからなることを特徴とする半導体装置。 - 請求項1〜3のうちいずれか1項に記載の半導体装置において、
前記ダミーゲート絶縁膜及び前記ダミーゲート電極は、前記素子分離領域及び前記ダミー活性領域の上に跨って形成されていることを特徴とする半導体装置。 - 請求項1〜4のうちいずれか1項に記載の半導体装置において、
前記第1のMISトランジスタは、n型MISトランジスタであり、
前記第2のMISトランジスタは、p型MISトランジスタであり、
前記調整用金属は、ランタンであることを特徴とする半導体装置。 - 請求項1〜4のうちいずれか1項に記載の半導体装置において、
前記第1のMISトランジスタは、p型MISトランジスタであり、
前記第2のMISトランジスタは、n型MISトランジスタであり、
前記調整用金属は、アルミニウムであることを特徴とする半導体装置。 - 請求項1〜6のうちいずれか1項に記載の半導体装置において、
前記第1のゲート絶縁膜は、第1の下地膜と前記第1の下地膜上に形成された前記第1の高誘電率絶縁膜とからなり、
前記第2のゲート絶縁膜は、第2の下地膜と前記第2の下地膜上に形成された前記第2の高誘電率絶縁膜とからなることを特徴とする半導体装置。 - 半導体基板における第1の活性領域上に形成された第1導電型の第1のMISトランジスタと、前記半導体基板における第2の活性領域上に形成された第2導電型の第2のMISトランジスタとを備えた半導体装置の製造方法であって、
前記半導体基板における素子分離形成領域に、前記第1の活性領域及び前記第2の活性領域を取り囲む素子分離領域を形成する工程(a)と、
前記工程(a)の後に、前記半導体基板上に、高誘電率絶縁膜を有するゲート絶縁膜形成膜を形成する工程(b)と、
前記ゲート絶縁膜形成膜上に高融点金属膜を形成する工程(c)と、
前記高融点金属膜をパターニングして、前記ゲート絶縁膜形成膜における前記第1の活性領域上に位置する第1の部分を露出する一方、前記ゲート絶縁膜形成膜における前記第2の活性領域上に位置する第2の部分を覆う金属マスクを形成すると共に、前記ゲート絶縁膜形成膜における前記素子分離形成領域上に位置する領域における第3の部分を覆う平面形状が方形状のダミー金属マスクを形成する工程(d)と、
前記工程(d)の後に、前記金属マスク及び前記ダミー金属マスクが形成された前記ゲート絶縁膜形成膜上に、調整用金属を含む調整用金属化合物膜を形成する工程(e)と、
前記工程(e)の後に、前記金属マスク及び前記ダミー金属マスクを導入防止マスクとして、熱処理により前記ゲート絶縁膜形成膜に前記調整用金属化合物膜中の調整用金属を導入する工程(f)と、
前記工程(f)の後に、前記調整用金属化合物膜、前記金属マスク及び前記ダミー金属マスクを除去する工程(g)と、
前記工程(g)の後に、前記調整用金属が導入された前記ゲート絶縁膜形成膜上に、ゲート電極形成膜を形成する工程(h)と、
前記ゲート電極形成膜及び前記ゲート絶縁膜形成膜をパターニングして、前記第1の活性領域上に第1のゲート絶縁膜及び第1のゲート電極を形成すると共に、前記第2の活性領域上に第2のゲート絶縁膜及び第2のゲート電極を形成する工程(i)とを備え、
前記工程(d)において、前記ダミー金属マスクは、前記金属マスクから離間して形成されることを特徴とする半導体装置の製造方法。 - 請求項8に記載の半導体装置の製造方法において、
前記工程(f)において、前記ゲート絶縁膜形成膜における前記第1の部分に前記調整用金属を導入して前記調整用金属を含有する第1のゲート絶縁膜形成膜を形成すると共に、前記金属マスクにより前記ゲート絶縁膜形成膜における前記第2の部分に前記調整用金属が導入されることを防止して前記調整用金属を含有しない第2のゲート絶縁膜形成膜を形成し、
前記工程(i)において、前記第1の活性領域上に前記第1のゲート絶縁膜形成膜からなる前記第1のゲート絶縁膜及び前記第1のゲート電極を形成すると共に、前記第2の活性領域上に前記第2のゲート絶縁膜形成膜からなる前記第2のゲート絶縁膜及び前記第2のゲート電極を形成し、
前記第1のゲート絶縁膜は、前記調整用金属を含有し、
前記第2のゲート絶縁膜は、前記調整用金属を含有しないことを特徴とする半導体装置の製造方法。 - 請求項8又は9に記載の半導体装置の製造方法において、
前記工程(i)は、前記素子分離形成領域上にダミーゲート絶縁膜及びダミーゲート電極を形成する工程を含むことを特徴とする半導体装置の製造方法。 - 請求項8〜10のうちいずれか1項に記載の半導体装置の製造方法において、
前記工程(a)は、前記素子分離形成領域に、前記素子分離領域に取り囲まれたダミー活性領域を形成する工程を含み、
前記工程(d)において、前記第3の部分は、前記ゲート絶縁膜形成膜における前記ダミー活性領域の少なくとも一部分上に位置する部分を含むことを特徴とする半導体装置の製造方法。
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