JP7234568B2 - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP7234568B2
JP7234568B2 JP2018199364A JP2018199364A JP7234568B2 JP 7234568 B2 JP7234568 B2 JP 7234568B2 JP 2018199364 A JP2018199364 A JP 2018199364A JP 2018199364 A JP2018199364 A JP 2018199364A JP 7234568 B2 JP7234568 B2 JP 7234568B2
Authority
JP
Japan
Prior art keywords
gate electrode
semiconductor region
dummy gate
type semiconductor
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018199364A
Other languages
English (en)
Other versions
JP2020068270A (ja
Inventor
雅也 片山
Original Assignee
ユナイテッド・セミコンダクター・ジャパン株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ユナイテッド・セミコンダクター・ジャパン株式会社 filed Critical ユナイテッド・セミコンダクター・ジャパン株式会社
Priority to JP2018199364A priority Critical patent/JP7234568B2/ja
Priority to US16/657,213 priority patent/US11101358B2/en
Publication of JP2020068270A publication Critical patent/JP2020068270A/ja
Application granted granted Critical
Publication of JP7234568B2 publication Critical patent/JP7234568B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/105—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with vertical doping variation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

本発明は、半導体装置及びその製造方法に関する。
従来、半導体装置のトランジスタに含まれるゲート電極のゲート長が設計値からずれることがある。例えば、一定の間隔で配置され、一方向に延びる複数のゲート電極を含む半導体装置では、最も外側に位置するゲート電極とその内側に位置するゲート電極との間でゲート長が相違することがある。また、周囲にゲート電極が存在しない、いわゆる孤立パターンのゲート電極においても、ゲート長が設計値からずれることがある。これらの原因の一つとして、ゲート電極を形成する際の露光に用いる露光マスクのパターン密度の相違が挙げられる。そこで、実際に動作させるトランジスタのゲート電極の側方にダミーゲート電極を設けることとし、露光マスクのパターン密度の均一性を高めることがある。
しかしながら、上記のようにダミーゲート電極が設けられた半導体装置では、リーク電流が増加しやすい。
特開２００４－２３０９７号公報 特開２００８－１４７６６４号公報 特開２００４－３２７５７４号公報
本開示の目的は、リーク電流の増加を抑制しながら、ゲート電極の加工精度へのパターン密度の影響を抑制することができる半導体装置及びその製造方法を提供することにある。
本開示の一形態によれば、半導体基板と、前記半導体基板の表層部に設けられた第１導電型の第１の半導体領域と、前記第１の半導体領域の上方に設けられ、第１の方向に延びるゲート電極と、前記半導体基板の上方に前記ゲート電極から離間して設けられ、前記第１の方向に延びるダミーゲート電極と、前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に設けられた前記第１導電型とは異なる第２導電型の第２の半導体領域と、前記第２の半導体領域に接続される配線と、を有し、前記第１の半導体領域の多数キャリアの濃度よりも、前記ダミーゲート電極の下方かつ前記第２の半導体領域の側方に位置すると共に前記第２の半導体領域の側面に接し、前記半導体基板の表層部に設けられた第３の半導体領域における前記多数キャリアと同種のキャリアの濃度が低い半導体装置が提供される。
本開示によれば、リーク電流の増加を抑制しながら、ゲート電極の加工精度へのパターン密度の影響を抑制することができる。
第１の実施形態に係る半導体装置を示す平面図である。 第１の実施形態に係る半導体装置を示す断面図である。 第１の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第１の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第１の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第１の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第１の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 第１の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 第１の参考例に係る半導体装置を示す断面図である。 第１の実施形態に関するシミュレーションの結果を示す図である。 第２の実施形態に係る半導体装置を示す断面図である。 第２の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第２の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第２の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第２の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第２の実施形態に関するシミュレーションの結果を示す図である。 第３の実施形態に係る半導体装置を示す断面図である。 第３の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第３の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第３の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第３の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第３の実施形態に関するシミュレーションの結果を示す図である。 第４の実施形態に係る半導体装置を示す平面図である。 第４の実施形態に係る半導体装置を示す断面図である。 第４の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第４の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第４の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第４の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第４の実施形態に係る半導体装置の製造方法を示す断面図（その５）である。 第４の実施形態に係る半導体装置の製造方法を示す断面図（その６）である。 第２の参考例に係る半導体装置を示す断面図である。 第４の実施形態に関するシミュレーションの結果を示す図である。 第５の実施形態に係る半導体装置を示す断面図である。 第５の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第５の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第５の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第５の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第５の実施形態に関するシミュレーションの結果を示す図である。 第６の実施形態に係る半導体装置を示す断面図である。 第６の実施形態に係る半導体装置の製造方法を示す断面図（その１）である。 第６の実施形態に係る半導体装置の製造方法を示す断面図（その２）である。 第６の実施形態に係る半導体装置の製造方法を示す断面図（その３）である。 第６の実施形態に係る半導体装置の製造方法を示す断面図（その４）である。 第６の実施形態に関するシミュレーションの結果を示す図である。 第７の実施形態に係る半導体装置を示す平面図である。 第７の実施形態に係る半導体装置を示す断面図である。 素子分離絶縁膜のディボットを示す図である。 第８の実施形態に係る半導体装置を示す平面図である。 第８の実施形態に係る半導体装置を示す断面図である。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
（第１の実施形態）
先ず、第１の実施形態について説明する。図１Ａは、第１の実施形態に係る半導体装置を示す平面図であり、図１Ｂは、第１の実施形態に係る半導体装置を示す断面図である。図１Ａは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図１Ｂは、図１Ａ中のＩ－Ｉ線に沿った断面図に相当する。
図１Ａ及び図１Ｂに示すように、第１の実施形態に係る半導体装置１００では、ｐ型の半導体基板１０１の表層部に素子活性領域１６０を画定する素子分離絶縁膜１０２が形成されている。半導体基板１０１は、例えばシリコン（Ｓｉ）基板である。半導体基板１０１にはｐチャネル型のトランジスタが形成される素子活性領域及びｎチャネル型のトランジスタが形成される素子活性領域が存在するが、図１Ａ及び図１Ｂには、ｎチャネル型のトランジスタが形成される素子活性領域１６０を示す。例えば、素子活性領域１６０の平面形状は矩形である。以下の説明において、素子活性領域１６０の長辺に平行な方向をＸ方向、短辺に平行な方向をＹ方向、半導体基板１０１の厚さ方向をＺ方向とする。Ｘ方向は第２の方向の一例であり、Ｙ方向は第１の方向の一例である。
素子活性領域１６０を含むようにｐウェル１０３が形成されている。ｐウェル１０３は、例えばｐ型不純物としてボロン（Ｂ）を含有する。なお、例えば半導体基板１０１がｐ型の場合には、ｐウェル１０３を省略してｐ型の領域としてｐウェル１０３を兼ねることも可能である。その場合には、ｐウェル１０３を半導体基板１０１と適宜読み替えることも可能である。ｐウェル１０３の上方に１本のゲート電極１０８及び２本のダミーゲート電極１０９が形成されている。ゲート電極１０８とｐウェル１０３との間及びダミーゲート電極１０９とｐウェル１０３との間にゲート絶縁膜１０７が形成されている。ゲート電極１０８及びダミーゲート電極１０９はＹ方向に平行に延び、ゲート電極１０８は２本のダミーゲート電極１０９の間に位置する。例えば、ゲート絶縁膜１０７の厚さは１．０ｎｍ～１０．０ｎｍであり、ゲート電極１０８及びダミーゲート電極１０９の厚さは５０ｎｍ～２００ｎｍである。ゲート絶縁膜１０７の材料には、例えば、酸化シリコン（ＳｉＯ２）、窒化シリコン（Ｓｉ３Ｎ４）、酸化ハフニウム（ＨｆＯ２）等の絶縁物を用いることができる。ゲート電極１０８及びダミーゲート電極１０９の材料には、例えば、多結晶シリコン（ポリシリコン）を用いることができる。チタン（Ｔｉ）及びタングステン（Ｗ）等の金属やこれらの窒化物をゲート電極１０８及びダミーゲート電極１０９の材料に用いることもできる。
ゲート電極１０８及びダミーゲート電極１０９のＸ方向の両側に絶縁膜のスペーサ（サイドウォール）１１０が形成されている。ｐウェル１０３の表層部において、スペーサ１１０の下に第１の深さでｎ型半導体領域１３１が形成され、スペーサ１１０、ゲート電極１０８及びダミーゲート電極１０９から露出する部分に、第１の深さよりも深い第２の深さでｎ型半導体領域１３２が形成されている。例えば、ｎ型半導体領域１３１は第１の不純物濃度でｎ型不純物としてリン（Ｐ）を含有し、ｎ型半導体領域１３２は第１の不純物濃度よりも高い第２の不純物濃度でｎ型不純物濃度としてリンを含有する。ｎ型半導体領域１３１及び１３２のうち、ゲート電極１０８とダミーゲート電極１０９との間に位置するものがｎ型半導体領域１０５に含まれ、ダミーゲート電極１０９と素子分離絶縁膜１０２との間に位置するものがｎ型半導体領域１０６に含まれる。
ゲート電極１０８の下方では、ｐウェル１０３の表層部でｎ型半導体領域１３１の間にｐ型半導体領域１０４が形成されている。ｐ型半導体領域１０４は、例えばｐ型不純物としてボロンを含有する。ｐ型半導体領域１０４の多数キャリア（ホール）の濃度よりも、ダミーゲート電極１０９の下方かつｎ型半導体領域１０５の側方におけるｐウェル１０３（半導体基板１０１の一部）のホールの濃度が低い。ｐ型半導体領域１０４は第１の半導体領域の一例であり、ｎ型半導体領域１０５は第２の半導体領域の一例であり、ｎ型半導体領域１０６は第４の半導体領域の一例である。
例えば、ダミーゲート電極１０９は、少なくとも、ゲート電極１０８のｐ型半導体領域１０４の上方の部分の全体の側方に設けられている。また、例えば、ゲート電極１０８とダミーゲート電極１０９との間の距離は、ゲート電極１０８のｐ型半導体領域１０４の上方の部分の全体にわたって一定である。ゲート電極１０８と一方のダミーゲート電極１０９との間の距離が、ゲート電極１０８と他方のダミーゲート電極１０９との間の距離と同一であっても相違していてもよい。
ｎ型半導体領域１３２上にシリサイド層１３３が形成されている。シリサイド層１３３はゲート電極１０８及びダミーゲート電極１０９上にも形成されている。シリサイド層１３３は、例えばコバルト（Ｃｏ）、ニッケル（Ｎｉ）、タングステン（Ｗ）又はチタン（Ｔｉ）のシリサイド層である。
半導体基板１０１上にスペーサ１１０及びシリサイド層１３３を覆うように層間絶縁膜１１１が形成されている。層間絶縁膜１１１に、ｎ型半導体領域１０５上のシリサイド層１３３に到達するコンタクトホール及びゲート電極１０８上のシリサイド層１３３に到達するコンタクトホールが形成されている。ｎ型半導体領域１０５上のシリサイド層１３３に到達するコンタクトホール内に導電プラグ１１２が埋め込まれ、ゲート電極１０８上のシリサイド層１３３に到達するコンタクトホール内に導電プラグ１１３が埋め込まれている。導電プラグ１１２及び１１３は、例えばタングステンプラグである。層間絶縁膜１１１上に、導電プラグ１１２に接続される配線１１４及び導電プラグ１１３に接続される配線１１５が形成されている。
例えば、配線１１５を介してゲート電極１０８に信号が印加される。また、一方の配線１１４は、ゲート電極１０８を含むトランジスタのドレイン電圧が印加され、他方の配線１１４にはソース電圧が印加される。例えば、ｎ型半導体領域１０６の電位はフローティングとされる。
第１の実施形態に係る半導体装置１００では、上記のように、ｐ型半導体領域１０４のホールの濃度よりも、ダミーゲート電極１０９の下方かつｎ型半導体領域１０５の側方におけるｐウェル１０３のホールの濃度が低い。このため、ダミーゲート電極１０９の下方におけるｎ型半導体領域１０５とｐウェル１０３との間のｐｎ接合からの空乏層は、ゲート電極１０８の下方におけるｎ型半導体領域１０５とｐ型半導体領域１０４との間のｐｎ接合からの空乏層よりも伸びやすい。従って、ダミーゲート電極１０９からの電界を受けたとしても、ダミーゲート電極１０９の下方におけるｐｎ接合の電界をゲート電極１０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
次に、第１の実施形態に係る半導体装置１００の製造方法について説明する。図２Ａ～図２Ｆは、第１の実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図２Ａに示すように、半導体基板１０１の表層部に、素子活性領域１６０を画定する素子分離絶縁膜１０２を形成する。素子分離絶縁膜１０２は、例えばＳＴＩ（shallow trench isolation）法により形成することができる。
次いで、図２Ｂに示すように、素子活性領域１６０を含むようにｐウェル１０３を形成する。ｐウェル１０３は、例えば、素子活性領域１６０を含むように開口するフォトレジストのマスク（図示せず）を半導体基板１０１上に形成し、このマスクを用いてｐ型不純物をイオン注入することで形成することができる。例えば、エネルギを１００ｋｅＶ～３００ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ－２～３．０×１０１４ｃｍ－２として、ｐ型不純物としてボロンをイオン注入する。ｐ型不純物のイオン注入後にマスクを除去する。なお、例えば半導体基板１０１がｐ型の場合であって、所望の濃度を有する場合には、ｐウェル１０３の形成を省略してｐ型の領域としてｐウェル１０３を兼ねることも可能である。その場合には、ｐウェル１０３を半導体基板１０１と適宜読み替えることも可能である。
その後、同じく図２Ｂに示すように、ｐ型半導体領域１０４を形成する領域を開口するフォトレジストのマスク１５１を半導体基板１０１上に形成し、マスク１５１を用いてｐ型不純物をイオン注入することでｐウェル１０３の表層部にｐ型半導体領域１０４を形成する。例えば、エネルギを０．３ｋｅＶ～２０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｐ型不純物としてボロンをイオン注入する。
続いて、図２Ｃに示すように、マスク１５１を除去し、ゲート絶縁膜１０７、ゲート電極１０８及びダミーゲート電極１０９を形成する。例えば、半導体基板１０１上に、絶縁膜及びポリシリコン膜を形成し、これらをフォトリソグラフィ及びエッチングにより加工することで、ゲート絶縁膜１０７、ゲート電極１０８及びダミーゲート電極１０９を形成することができる。フォトリソグラフィでは、ゲート電極１０８用のパターン及びダミーゲート電極１０９用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。ゲート電極１０８はｐ型半導体領域１０４の上方に形成し、ダミーゲート電極１０９はｐウェル１０３のｐ型半導体領域１０４が形成されていない領域の上方に形成する。
次いで、図２Ｄに示すように、素子活性領域１６０内で、ゲート電極１０８及びダミーゲート電極１０９をマスクとして用いてｎ型不純物をイオン注入することで第１の不純物濃度のｎ型半導体領域１３１を形成する。例えば、エネルギを５ｋｅＶ～２０ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ－２～１．０×１０１５ｃｍ－２として、ｎ型不純物としてリンをイオン注入する。
その後、図２Ｅに示すように、ゲート電極１０８及びダミーゲート電極１０９の両側に絶縁膜のスペーサ１１０を形成する。続いて素子活性領域１６０内で、スペーサ１１０、ゲート電極１０８及びダミーゲート電極１０９をマスクとして用いてｎ型不純物をイオン注入することで第１の不純物濃度より高い第２の不純物濃度のｎ型半導体領域１３２をｎ型半導体領域１３１よりも深く形成する。例えば、エネルギを５ｋｅＶ～３０ｋｅＶ、ドーズ量を１．０×１０１５ｃｍ－２～３．０×１０１６ｃｍ－２として、ｎ型不純物としてリンをイオン注入する。平面視で、ゲート電極１０８とダミーゲート電極１０９との間に位置するｎ型半導体領域１３１及び１３２がｎ型半導体領域１０５を構成し、ダミーゲート電極１０９のゲート電極１０８とは反対側に位置するｎ型半導体領域１３１及び１３２がｎ型半導体領域１０６を構成する。
次いで、図２Ｆに示すように、ｎ型半導体領域１３２、ゲート電極１０８及びダミーゲート電極１０９上にシリサイド層１３３を形成する。その後、半導体基板１０１上に層間絶縁膜１１１を形成し、その表面を化学機械研磨（chemical mechanical polishing：ＣＭＰ）法等により平坦化する。続いて、層間絶縁膜１１１に、ｎ型半導体領域１０５上のシリサイド層１３３に到達するコンタクトホール及びゲート電極１０８上のシリサイド層１３３に到達するコンタクトホールを形成し、これらコンタクトホール内に導電膜を形成する。この結果、ｎ型半導体領域１０５上のシリサイド層１３３に接続される導電プラグ１１２及びゲート電極１０８上のシリサイド層１３３に接続される導電プラグ１１３（図１Ａ参照）が形成される。次いで、層間絶縁膜１１１上に、導電プラグ１１２に接続される配線１１４及び導電プラグ１１３に接続される配線１１５を形成する。
そして、必要に応じて上層の配線等を形成して、半導体装置１００を完成させる。
この製造方法では、ゲート電極１０８及びダミーゲート電極１０９を形成する際のフォトリソグラフィにて、ゲート電極１０８用のパターン及びダミーゲート電極１０９用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、実際に動作させるトランジスタのゲート電極１０８をパターン密度が低い領域に形成する場合であっても、ダミーゲート電極１０９用のパターンによりパターン密度を補い、露光マスクのパターン密度の均一性を高めることができる。従って、ゲート電極１０８の加工精度へのパターン密度の影響を抑制することができる。
ここで、第１の実施形態の効果について、第１の参考例と比較して説明する。図３は、第１の参考例に係る半導体装置を示す断面図である。図４は、第１の実施形態に関するシミュレーションの結果を示す図である。
図３に示すように、第１の参考例に係る半導体装置９０１では、ダミーゲート電極１０９の下方のｐウェル１０３の表層部にｐ型半導体領域１４４が形成されている。ｐ型半導体領域１４４はｐ型半導体領域１０４と同時に形成されており、ｐ型半導体領域１０４と同じｐ型不純物を同じ濃度プロファイルで含有する。他の構成は第１の実施形態と同様である。
このシミュレーションでは、ボロンを１０ｋｅＶのエネルギ、１．０×１０１３ｃｍ－２のドーズ量でイオン注入することでｐ型半導体領域１０４及び１４４が形成されている。ゲート電極１０８及びダミーゲート電極１０９のゲート長は６０ｎｍ、ゲート幅は１．０μｍとし、Ｘ方向でのゲート電極１０８とダミーゲート電極１０９との間の距離は２００ｎｍとする。また、ゲート電極１０８に０Ｖのゲート電圧ＶＧを印加し、半導体基板１０１を介してｐウェル１０３に－０．５Ｖのバイアス電圧ＶＢを印加する。ダミーゲート電極１０９及びｎ型半導体領域１０６はフローティングとする。２本の配線１１４のうち一方に０Ｖのソース電圧ＶＳを印加し、他方に０Ｖ～１．０Ｖのドレイン電圧ＶＤを印加する。
そして、ドレイン電圧ＶＤが印加される配線１１４に接続されたｎ型半導体領域１０５とｐウェル１０３との間を流れるウェル電流を接合リーク電流として算出する。図４には、この算出結果を示す。図４の横軸はドレイン電圧ＶＤを示し、縦軸はウェル電流を示す。
図４に示すように、第１の実施形態によれば第１の参考例から大幅にウェル電流を低減することができる。ダミーゲート電極１０９の下方におけるｐｎ接合の電界が緩和され、このｐｎ接合を流れる接合リーク電流が低減されるためである。
なお、シミュレーションにおいて－０．５Ｖのバイアス電圧ＶＢを印加しているが、これは、ソースとドレインとの間のサブスレッショルドリーク電流を低減させるために、基板に負電圧を印加して使用することを想定したものである。バイアス電圧ＶＢが負電圧の場合、バイアス電圧が０Ｖの場合よりも基板とドレインとの電位差が広がるため、接合リーク電流は大きくなる。このような状態を想定し、このシミュレーションでは－０．５Ｖの負電圧をバイアス電圧としている。
（第２の実施形態）
次に、第２の実施形態について説明する。図５は、第２の実施形態に係る半導体装置を示す断面図である。第２の実施形態の素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係は第１の実施形態のそれと同様であり、図５は、図１Ａ中のＩ－Ｉ線に沿った断面図に相当する。
第２の実施形態に係る半導体装置２００では、図５に示すように、ダミーゲート電極１０９の下方のｐウェル１０３の表層部にｐ型半導体領域１２４が形成されている。ｐ型半導体領域１２４は、ｐ型不純物をｐ型半導体領域１０４よりも低濃度で含み、ｐ型半導体領域１０４のホールの濃度よりも、ｐ型半導体領域１２４のホールの濃度が低い。他の構成は第１の実施形態と同様である。
第２の実施形態に係る半導体装置２００では、ｐ型半導体領域１０４のホールの濃度よりも、ｐ型半導体領域１２４のホールの濃度が低い。このため、ダミーゲート電極１０９の下方におけるｎ型半導体領域１０５とｐ型半導体領域１２４との間のｐｎ接合からの空乏層は、ゲート電極１０８の下方におけるｎ型半導体領域１０５とｐ型半導体領域１０４との間のｐｎ接合からの空乏層よりも伸びやすい。従って、ダミーゲート電極１０９からの電界を受けたとしても、ダミーゲート電極１０９の下方におけるｐｎ接合の電界をゲート電極１０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
次に、第２の実施形態に係る半導体装置２００の製造方法について説明する。図６Ａ～図６Ｄは、第２の実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図６Ａに示すように、第１の実施形態と同様にしてｐウェル１０３の形成までの処理を行う。次いで、ｐウェル１０３の形成に用いたマスクを用いてｐ型不純物をイオン注入することでｐウェル１０３の表層部にｐ型半導体領域１２４を形成する。例えば、エネルギを０．３ｋｅＶ～２０ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ－２未満として、ｐ型不純物としてボロンをイオン注入する。ｐ型不純物のイオン注入後にマスクを除去する。
その後、図６Ｂに示すように、ｐ型半導体領域１０４を形成する領域を開口するフォトレジストのマスク１５１を半導体基板１０１上に形成し、マスク１５１を用いてｐ型不純物をイオン注入することでｐウェル１０３の表層部にｐ型半導体領域１０４を形成する。例えば、エネルギを０．３ｋｅＶ～２０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｐ型不純物としてボロンをイオン注入する。ｐ型半導体領域１０４は、このイオン注入で注入されたｐ型不純物及びｐ型半導体領域１２４の形成時に注入されたｐ型不純物を含む。
続いて、図６Ｃに示すように、マスク１５１を除去し、ゲート絶縁膜１０７、ゲート電極１０８及びダミーゲート電極１０９を形成する。ゲート電極１０８はｐ型半導体領域１０４の上方に形成し、ダミーゲート電極１０９はｐ型半導体領域１２４の上方に形成する。第１の実施形態と同様に、ゲート電極１０８及びダミーゲート電極１０９を形成する際のフォトリソグラフィでは、ゲート電極１０８用のパターン及びダミーゲート電極１０９用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。
次いで、図６Ｄに示すように、第１の実施形態と同様にしてｎ型半導体領域１３１の形成以降の処理を行って、半導体装置２００を完成させる。
この製造方法によれば、第１の実施形態と同様に、ゲート電極１０８の加工精度へのパターン密度の影響を抑制することができる。
ここで、第２の実施形態の効果について、第１の参考例と比較して説明する。図７は、第２の実施形態に関するシミュレーションの結果を示す図である。
このシミュレーションでは、ボロンを１０ｋｅＶのエネルギ、合計１．０×１０１３ｃｍ－２のドーズ量でイオン注入することでｐ型半導体領域１０４が形成されている。また、ボロンを１０ｋｅＶのエネルギ、２．０×１０１２ｃｍ－２のドーズ量でイオン注入することでｐ型半導体領域１２４が形成されている。他の条件は第１の実施形態と同様である。
そして、ドレイン電圧ＶＤが印加される配線１１４に接続されたｎ型半導体領域１０５とｐウェル１０３との間を流れるウェル電流を接合リーク電流として算出する。図７には、この算出結果を示す。図７の横軸はドレイン電圧ＶＤを示し、縦軸はウェル電流を示す。
図７に示すように、第２の実施形態によっても第１の参考例から大幅にウェル電流を低減することができる。ダミーゲート電極１０９の下方におけるｐｎ接合の電界が緩和され、このｐｎ接合を流れる接合リーク電流が低減されるためである。
（第３の実施形態）
次に、第３の実施形態について説明する。図８は、第３の実施形態に係る半導体装置を示す断面図である。第３の実施形態の素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係は第１の実施形態のそれと同様であり、図８は、図１Ａ中のＩ－Ｉ線に沿った断面図に相当する。
第３の実施形態に係る半導体装置３００では、図８に示すように、ダミーゲート電極１０９の下方のｐウェル１０３の表層部にｎ型半導体領域１２５が形成されている。ｎ型半導体領域１２５は、例えばｎ型不純物としてリンを含有する。他の構成は第１の実施形態と同様である。ｎ型半導体領域１２５は第３の半導体領域の一例である。
第３の実施形態に係る半導体装置３００では、ｎ型半導体領域１２５とｎ型半導体領域１０５との間にｐｎ接合が存在しない。また、ｎ型半導体領域１２５が少数キャリアとしてホールを含むが、ｐ型半導体領域１０４のホールの濃度よりも、ｎ型半導体領域１２５のホールの濃度が低い。更に、ｐ型半導体領域１０４のホールの濃度よりも、ダミーゲート電極１０９の下方かつｎ型半導体領域１０５の側方におけるｐウェル１０３のホールの濃度が低い。このため、ダミーゲート電極１０９からの電界を受けたとしても、ダミーゲート電極１０９の下方におけるｐｎ接合の電界をゲート電極１０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
次に、第３の実施形態に係る半導体装置３００の製造方法について説明する。図９Ａ～図９Ｄは、第３の実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図９Ａに示すように、第１の実施形態と同様にしてｐウェル１０３の形成までの処理を行う。次いで、ｐウェル１０３の形成に用いたマスクを用いてｐ型不純物をイオン注入することでｐウェル１０３の表層部にｐ型半導体領域１０４を形成する。例えば、エネルギを０．３ｋｅＶ～２０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｐ型不純物としてボロンをイオン注入する。ｐ型不純物のイオン注入後にマスクを除去する。
その後、図９Ｂに示すように、ｎ型半導体領域１２５を形成する領域を開口するフォトレジストのマスク１５２を半導体基板１０１上に形成し、マスク１５２を用いてｎ型不純物をイオン注入することでｐウェル１０３の表層部にｎ型半導体領域１２５を形成する。例えば、エネルギを５ｋｅＶ～３０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｎ型不純物としてリンをイオン注入する。ｎ型半導体領域１２５はｐ型不純物も含有するが、電子の濃度がホールの濃度を上回るため、導電型がｐ型からｎ型に反転する。半導体基板１０１にｐチャネル型のトランジスタを形成する場合、ｎ型半導体領域１２５の形成をｐチャネル型のトランジスタの閾値電圧を調整するためのイオン注入と同時に行ってもよい。
続いて、図９Ｃに示すように、マスク１５２を除去し、ゲート絶縁膜１０７、ゲート電極１０８及びダミーゲート電極１０９を形成する。ゲート電極１０８はｐ型半導体領域１０４の上方に形成し、ダミーゲート電極１０９はｎ型半導体領域１２５の上方に形成する。第１の実施形態と同様に、ゲート電極１０８及びダミーゲート電極１０９を形成する際のフォトリソグラフィでは、ゲート電極１０８用のパターン及びダミーゲート電極１０９用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。
次いで、図９Ｄに示すように、第１の実施形態と同様にしてｎ型半導体領域１３１の形成以降の処理を行って、半導体装置３００を完成させる。
この製造方法によれば、第１の実施形態と同様に、ゲート電極１０８の加工精度へのパターン密度の影響を抑制することができる。
ここで、第３の実施形態の効果について、第１の参考例と比較して説明する。図１０は、第３の実施形態に関するシミュレーションの結果を示す図である。
このシミュレーションでは、ボロンを１０ｋｅＶのエネルギ、１．０×１０１３ｃｍ－２のドーズ量でイオン注入することでｐ型半導体領域１０４が形成されている。また、リンを１５ｋｅＶのエネルギ、１．１×１０１３ｃｍ－２のドーズ量でイオン注入することでｎ型半導体領域１２５が形成されている。他の条件は第１の実施形態と同様である。
そして、ドレイン電圧ＶＤが印加される配線１１４に接続されたｎ型半導体領域１０５とｐウェル１０３との間を流れるウェル電流を接合リーク電流として算出する。図１０には、この算出結果を示す。図１０の横軸はドレイン電圧ＶＤを示し、縦軸はウェル電流を示す。
図１０に示すように、第３の実施形態によっても第１の参考例から大幅にウェル電流を低減することができる。ダミーゲート電極１０９の下方に、ダミーゲート電極１０９からの電界の影響を受けやすいｐｎ接合がないため、ダミーゲート電極１０９の近傍における接合リーク電流が低減されるためである。
（第４の実施形態）
次に、第４の実施形態について説明する。図１１Ａは、第４の実施形態に係る半導体装置を示す平面図であり、図１１Ｂは、第４の実施形態に係る半導体装置を示す断面図である。図１１Ａは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図１１Ｂは、図１１Ａ中のＩ－Ｉ線に沿った断面図に相当する。
図１１Ａ及び図１１Ｂに示すように、第４の実施形態に係る半導体装置４００では、ｐ型の半導体基板２０１上にシリコン層２２０が形成され、ｐ型の半導体基板２０１及びシリコン層２２０の積層体の表層部に素子活性領域２６０を画定する素子分離絶縁膜２０２が形成されている。半導体基板２０１は、例えばシリコン基板である。シリコン層２２０は、例えば意図的な不純物の導入を行っていないｉ型のノンドープのシリコン層である。シリコン層２２０の厚さは、例えば１０ｎｍ～４０ｎｍである。半導体基板２０１にはｐチャネル型のトランジスタが形成される素子活性領域及びｎチャネル型のトランジスタが形成される素子活性領域が存在するが、図１１Ａ及び図１１Ｂには、ｎチャネル型のトランジスタが形成される素子活性領域２６０を示す。例えば、素子活性領域２６０の平面形状は矩形である。以下の説明において、素子活性領域２６０の長辺に平行な方向をＸ方向、短辺に平行な方向をＹ方向、半導体基板２０１の厚さ方向をＺ方向とする。Ｘ方向は第２の方向の一例であり、Ｙ方向は第１の方向の一例である。
素子活性領域２６０を含むようにｐウェル２０３が形成されている。ｐウェル２０３は、例えばｐ型不純物としてボロンを含有する。なお、例えば半導体基板２０１がｐ型の場合には、ｐウェル２０３を省略してｐ型の領域としてｐウェル２０３を兼ねることも可能である。その場合には、ｐウェル２０３を半導体基板２０１と適宜読み替えることも可能である。ｐウェル２０３の上方に１本のゲート電極２０８及び２本のダミーゲート電極２０９が形成されている。ゲート電極２０８とｐウェル２０３との間及びダミーゲート電極２０９とｐウェル２０３との間にゲート絶縁膜２０７が形成されている。ゲート電極２０８及びダミーゲート電極２０９はＹ方向に平行に延び、ゲート電極２０８は２本のダミーゲート電極２０９の間に位置する。例えば、ゲート絶縁膜２０７の厚さは１．０ｎｍ～１０．０ｎｍであり、ゲート電極２０８及びダミーゲート電極２０９の厚さは５０ｎｍ～２００ｎｍである。ゲート絶縁膜２０７の材料には、例えば、酸化シリコン、窒化シリコン、酸化ハフニウム等の絶縁物を用いることができる。ゲート電極２０８及びダミーゲート電極２０９の材料には、例えば、多結晶シリコンを用いることができる。チタン及びタングステン等の金属やこれらの窒化物をゲート電極２０８及びダミーゲート電極２０９の材料に用いることもできる。
ゲート電極２０８及びダミーゲート電極２０９のＸ方向の両側に絶縁膜のスペーサ（サイドウォール）２１０が形成されている。ｐウェル２０３及びシリコン層２２０の積層体の表層部において、スペーサ２１０の下に第１の深さでｎ型半導体領域２３１が形成され、スペーサ２１０、ゲート電極２０８及びダミーゲート電極２０９から露出する部分に、第１の深さよりも深い第２の深さでｎ型半導体領域２３２が形成されている。例えば、ｎ型半導体領域２３１は第１の不純物濃度でｎ型不純物としてリンを含有し、ｎ型半導体領域２３２は第１の不純物濃度よりも高い第２の不純物濃度でｎ型不純物濃度としてリンを含有する。ｎ型半導体領域２３１及び２３２のうち、ゲート電極２０８とダミーゲート電極２０９との間に位置するものがｎ型半導体領域２０５に含まれ、ダミーゲート電極２０９と素子分離絶縁膜２０２との間に位置するものがｎ型半導体領域２０６に含まれる。
ゲート電極２０８の下方では、ｐウェル２０３の表層部でｎ型半導体領域２３１の間にｐ型半導体領域２０４が形成されている。ｐ型半導体領域２０４は、例えばｐ型不純物としてボロンを含有する。ｐ型半導体領域２０４はスクリーン層とよばれることがある。ｐ型半導体領域２０４の多数キャリア（ホール）の濃度よりも、ダミーゲート電極２０９の下方かつｎ型半導体領域２０５の側方におけるｐウェル２０３（半導体基板２０１の一部）のホールの濃度が低い。ゲート電極２０８の下方では、ｐ型半導体領域２０４とゲート絶縁膜２０７との間にシリコン層２２０が位置する。また、ダミーゲート電極２０９の下方では、ｐウェル２０３とゲート絶縁膜２０７との間にシリコン層２２０が位置する。ｐ型半導体領域２０４は第１の半導体領域の一例であり、ｎ型半導体領域２０５は第２の半導体領域の一例であり、ｎ型半導体領域２０６は第４の半導体領域の一例である。シリコン層２２０は第５の半導体領域の一例である。
例えば、ダミーゲート電極２０９は、少なくとも、ゲート電極２０８のｐ型半導体領域２０４の上方の部分の全体の側方に設けられている。また、例えば、ゲート電極２０８とダミーゲート電極２０９との間の距離は、ゲート電極２０８のｐ型半導体領域２０４の上方の部分の全体にわたって一定である。ゲート電極２０８と一方のダミーゲート電極２０９との間の距離が、ゲート電極２０８と他方のダミーゲート電極２０９との間の距離と同一であっても相違していてもよい。
ｎ型半導体領域２３２上にシリサイド層２３３が形成されている。シリサイド層２３３はゲート電極２０８及びダミーゲート電極２０９上にも形成されている。シリサイド層２３３は、例えばコバルト、ニッケル、タングステン又はチタンのシリサイド層である。
半導体基板２０１及びシリコン層２２０上にスペーサ２１０及びシリサイド層２３３を覆うように層間絶縁膜２１１が形成されている。層間絶縁膜２１１に、ｎ型半導体領域２０５上のシリサイド層２３３に到達するコンタクトホール及びゲート電極２０８上のシリサイド層１３３に到達するコンタクトホールが形成されている。ｎ型半導体領域２０５上のシリサイド層２３３に到達するコンタクトホール内に導電プラグ２１２が埋め込まれ、ゲート電極２０８上のシリサイド層２３３に到達するコンタクトホール内に導電プラグ２１３が埋め込まれている。導電プラグ２１２及び２１３は、例えばタングステンプラグである。層間絶縁膜２１１上に、導電プラグ２１２に接続される配線２１４及び導電プラグ２１３に接続される配線２１５が形成されている。
例えば、配線２１５を介してゲート電極２０８に信号が印加される。また、一方の配線２１４は、ゲート電極２０８を含むトランジスタのドレイン電圧が印加され、他方の配線２１４にはソース電圧が印加される。例えば、ｎ型半導体領域２０６の電位はフローティングとされる。
第４の実施形態に係る半導体装置４００では、上記のように、ｐ型半導体領域２０４のホールの濃度よりも、ダミーゲート電極２０９の下方かつｎ型半導体領域２０５の側方におけるｐウェル２０３のホールの濃度が低い。このため、ダミーゲート電極２０９の下方におけるｎ型半導体領域２０５とｐウェル２０３との間のｐｎ接合からの空乏層は、ゲート電極２０８の下方におけるｎ型半導体領域２０５とｐ型半導体領域２０４との間のｐｎ接合からの空乏層よりも伸びやすい。従って、ダミーゲート電極２０９からの電界を受けたとしても、ダミーゲート電極２０９の下方におけるｐｎ接合の電界をゲート電極２０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
また、ゲート電極２０８の下方でゲート絶縁膜２０７の下に、ノンドープで不純物濃度が極めて低いシリコン層２２０が設けられているため、不純物のランダムばらつきによる特性のばらつきを抑制することができる。
次に、第４の実施形態に係る半導体装置４００の製造方法について説明する。図１２Ａ～図１２Ｆは、第４の実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図１２Ａに示すように、半導体基板２０１の表層部にｐウェル２０３を形成する。ｐウェル２０３は、例えば、ｐウェル２０３を形成する予定の領域を開口するフォトレジストのマスク（図示せず）を半導体基板２０１上に形成し、このマスクを用いてｐ型不純物をイオン注入することで形成することができる。例えば、エネルギを１００ｋｅＶ～３００ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ－２～３．０×１０１４ｃｍ－２として、ｐ型不純物としてボロンをイオン注入する。ｐ型不純物のイオン注入後にマスクを除去する。なお、例えば半導体基板２０１がｐ型の場合であって、所望の濃度を有する場合には、ｐウェル２０３の形成を省略してｐ型の領域としてｐウェル２０３を兼ねることも可能である。その場合には、ｐウェル２０３を半導体基板２０１と適宜読み替えることも可能である。
次いで、同じく図１２Ａに示すように、ｐ型半導体領域２０４を形成する領域を開口するフォトレジストのマスク２５１を半導体基板２０１上に形成し、マスク２５１を用いてｐ型不純物をイオン注入することでｐウェル２０３の表層部にｐ型半導体領域２０４を形成する。例えば、エネルギを０．３ｋｅＶ～２０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｐ型不純物としてボロンをイオン注入する。エネルギを３ｋｅＶ～３０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｐ型不純物としてＢＦ２をイオン注入してもよい。
その後、図１２Ｂに示すように、マスク２５１を除去し、半導体基板２０１上にシリコン層２２０を形成する。シリコン層２２０は、例えばエピタキシャル成長により形成することができる。続いて、半導体基板２０１及びシリコン層２２０の積層体の表層部に、素子活性領域２６０を画定する素子分離絶縁膜２０２を形成する。素子分離絶縁膜２０２は、例えばＳＴＩ法により形成することができる。
続いて、図１２Ｃに示すように、ゲート絶縁膜２０７、ゲート電極２０８及びダミーゲート電極２０９を形成する。例えば、半導体基板２０１上に、絶縁膜及びポリシリコン膜を形成し、これらをフォトリソグラフィ及びエッチングにより加工することで、ゲート絶縁膜２０７、ゲート電極２０８及びダミーゲート電極２０９を形成することができる。フォトリソグラフィでは、ゲート電極２０８用のパターン及びダミーゲート電極２０９用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。ゲート電極２０８はｐ型半導体領域２０４の上方に形成し、ダミーゲート電極２０９はｐウェル２０３のｐ型半導体領域２０４が形成されていない領域の上方に形成する。
次いで、図１２Ｄに示すように、素子活性領域２６０内で、ゲート電極２０８及びダミーゲート電極２０９をマスクとして用いてｎ型不純物をイオン注入することで第１の不純物濃度のｎ型半導体領域２３１を形成する。例えば、エネルギを５ｋｅＶ～２０ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ－２～１．０×１０１５ｃｍ－２として、ｎ型不純物としてリンをイオン注入する。
その後、図１２Ｅに示すように、ゲート電極２０８及びダミーゲート電極２０９の両側に絶縁膜のスペーサ２１０を形成する。続いて、素子活性領域２６０内で、スペーサ２１０、ゲート電極２０８及びダミーゲート電極２０９をマスクとして用いてｎ型不純物をイオン注入することで第１の不純物濃度より高い第２の不純物濃度のｎ型半導体領域２３２をｎ型半導体領域２３１よりも深く形成する。例えば、エネルギを５ｋｅＶ～３０ｋｅＶ、ドーズ量を１．０×１０１５ｃｍ－２～３．０×１０１６ｃｍ－２として、ｎ型不純物としてリンをイオン注入する。平面視で、ゲート電極２０８とダミーゲート電極２０９との間に位置するｎ型半導体領域２３１及び２３２がｎ型半導体領域２０５を構成し、ダミーゲート電極２０９のゲート電極２０８とは反対側に位置するｎ型半導体領域２３１及び２３２がｎ型半導体領域２０６を構成する。
次いで、図１２Ｆに示すように、ｎ型半導体領域２３２、ゲート電極２０８及びダミーゲート電極２０９上にシリサイド層２３３を形成する。その後、半導体基板２０１及びシリコン層２２０上に層間絶縁膜２１１を形成し、その表面をＣＭＰ法等により平坦化する。続いて、層間絶縁膜２１１に、ｎ型半導体領域２０５上のシリサイド層２３３に到達するコンタクトホール及びゲート電極２０８上のシリサイド層２３３に到達するコンタクトホールを形成し、これらコンタクトホール内に導電膜を形成する。この結果、ｎ型半導体領域２０５上のシリサイド層２３３に接続される導電プラグ２１２及びゲート電極２０８上のシリサイド層２３３に接続される導電プラグ２１３（図１１Ａ参照）が形成される。次いで、層間絶縁膜２１１上に、導電プラグ２１２に接続される配線２１４及び導電プラグ２１３に接続される配線２１５を形成する。
そして、必要に応じて上層の配線等を形成して、半導体装置４００を完成させる。
この製造方法では、ゲート電極２０８及びダミーゲート電極２０９を形成する際のフォトリソグラフィにて、ゲート電極２０８用のパターン及びダミーゲート電極２０９用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、実際に動作させるトランジスタのゲート電極２０８をパターン密度が低い領域に形成する場合であっても、ダミーゲート電極２０９用のパターンによりパターン密度を補い、露光マスクのパターン密度の均一性を高めることができる。従って、ゲート電極１０８の加工精度へのパターン密度の影響を抑制することができる。
ここで、第４の実施形態の効果について、第２の参考例と比較して説明する。図１３は、第２の参考例に係る半導体装置を示す断面図である。図１４は、第４の実施形態に関するシミュレーションの結果を示す図である。
図１３に示すように、第２の参考例に係る半導体装置９０２では、ダミーゲート電極２０９の下方のｐウェル２０３の表層部にｐ型半導体領域２４４が形成されている。ｐ型半導体領域２４４はｐ型半導体領域２０４と同時に形成されており、ｐ型半導体領域２０４と同じｐ型不純物を同じ濃度プロファイルで含有する。他の構成は第４の実施形態と同様である。
このシミュレーションでは、ＢＦ２を１０ｋｅＶのエネルギ、１．０×１０１３ｃｍ－２のドーズ量でイオン注入することでｐ型半導体領域２０４及び２４４が形成されている。ゲート電極２０８及びダミーゲート電極２０９のゲート長は６０ｎｍ、ゲート幅は１．０μｍとし、Ｘ方向でのゲート電極２０８とダミーゲート電極２０９との間の距離は２００ｎｍとする。また、ゲート電極２０８に０Ｖのゲート電圧ＶＧを印加し、半導体基板２０１を介してｐウェル２０３に－０．５Ｖのバイアス電圧ＶＢを印加する。ダミーゲート電極２０９及びｎ型半導体領域２０６はフローティングとする。２本の配線２１４のうち一方に０Ｖのソース電圧ＶＳを印加し、他方に０Ｖ～１．０Ｖのドレイン電圧ＶＤを印加する。
そして、ドレイン電圧ＶＤが印加される配線２１４に接続されたｎ型半導体領域２０５とｐウェル２０３との間を流れるウェル電流を接合リーク電流として算出する。図１４には、この算出結果を示す。図１４の横軸はドレイン電圧ＶＤを示し、縦軸はウェル電流を示す。
図１４に示すように、第４の実施形態によれば第２の参考例から大幅にウェル電流を低減することができる。ダミーゲート電極２０９の下方におけるｐｎ接合の電界が緩和され、このｐｎ接合を流れる接合リーク電流が低減されるためである。
（第５の実施形態）
次に、第５の実施形態について説明する。図１５は、第５の実施形態に係る半導体装置を示す断面図である。第５の実施形態の素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係は第４の実施形態のそれと同様であり、図１５は、図１１Ａ中のＩ－Ｉ線に沿った断面図に相当する。
第５の実施形態に係る半導体装置５００では、図１５に示すように、ダミーゲート電極２０９の下方のｐウェル２０３の表層部にｐ型半導体領域２２４が形成されている。ｐ型半導体領域２２４は、ｐ型不純物をｐ型半導体領域２０４よりも低濃度で含む。他の構成は第４の実施形態と同様である。
第５の実施形態に係る半導体装置５００では、ｐ型半導体領域２０４のホールの濃度よりも、ｐ型半導体領域２２４のホールの濃度が低い。このため、ダミーゲート電極２０９の下方におけるｎ型半導体領域２０５とｐ型半導体領域２２４との間のｐｎ接合からの空乏層は、ゲート電極２０８の下方におけるｎ型半導体領域２０５とｐ型半導体領域２０４との間のｐｎ接合からの空乏層よりも伸びやすい。従って、ダミーゲート電極２０９からの電界を受けたとしても、ダミーゲート電極２０９の下方におけるｐｎ接合の電界をゲート電極２０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
次に、第５の実施形態に係る半導体装置５００の製造方法について説明する。図１６Ａ～図１６Ｄは、第５の実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図１６Ａに示すように、第４の実施形態と同様にしてｐウェル２０３の形成までの処理を行う。次いで、ｐウェル２０３の形成に用いたマスクを用いてｐ型不純物をイオン注入することでｐウェル２０３の表層部にｐ型半導体領域２２４を形成する。例えば、エネルギを０．３ｋｅＶ～２０ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ－２未満として、ｐ型不純物としてボロンをイオン注入する。エネルギを３ｋｅＶ～３０ｋｅＶ、ドーズ量を１．０×１０１３ｃｍ－２未満として、ｐ型不純物としてＢＦ２をイオン注入してもよい。ｐ型不純物のイオン注入後にマスクを除去する。
その後、図１６Ｂに示すように、ｐ型半導体領域２０４を形成する領域を開口するフォトレジストのマスク２５１を半導体基板２０１上に形成し、マスク２５１を用いてｐ型不純物をイオン注入することでｐウェル２０３の表層部にｐ型半導体領域２０４を形成する。例えば、エネルギを０．３ｋｅＶ～２０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｐ型不純物としてボロンをイオン注入する。エネルギを３ｋｅＶ～３０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｐ型不純物としてＢＦ２をイオン注入してもよい。ｐ型半導体領域２０４は、このイオン注入で注入されたｐ型不純物及びｐ型半導体領域２２４の形成時に注入されたｐ型不純物を含む。
続いて、図１６Ｃに示すように、マスク２５１を除去し、半導体基板２０１上にシリコン層２２０を形成する。シリコン層２２０は、例えばエピタキシャル成長により形成することができる。次いで、半導体基板２０１及びシリコン層２２０の積層体の表層部に、素子活性領域２６０を画定する素子分離絶縁膜２０２を形成する。素子分離絶縁膜２０２は、例えばＳＴＩ法により形成することができる。その後、ゲート絶縁膜２０７、ゲート電極２０８及びダミーゲート電極２０９を形成する。ゲート電極２０８はｐ型半導体領域２０４の上方に形成し、ダミーゲート電極２０９はｐ型半導体領域２２４の上方に形成する。第４の実施形態と同様に、ゲート電極２０８及びダミーゲート電極２０９を形成する際のフォトリソグラフィでは、ゲート電極２０８用のパターン及びダミーゲート電極２０９用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。
次いで、図１６Ｄに示すように、第４の実施形態と同様にしてｎ型半導体領域２３１の形成以降の処理を行って、半導体装置５００を完成させる。
この製造方法によれば、第４の実施形態と同様に、ゲート電極２０８の加工精度へのパターン密度の影響を抑制することができる。
ここで、第５の実施形態の効果について、第２の参考例と比較して説明する。図１７は、第５の実施形態に関するシミュレーションの結果を示す図である。
このシミュレーションでは、ＢＦ２を１０ｋｅＶのエネルギ、合計１．０×１０１３ｃｍ－２のドーズ量でイオン注入することでｐ型半導体領域２０４が形成されている。また、ＢＦ２を１０ｋｅＶのエネルギ、２．０×１０１２ｃｍ－２のドーズ量でイオン注入することでｐ型半導体領域２２４が形成されている。他の条件は第４の実施形態と同様である。
そして、ドレイン電圧ＶＤが印加される配線２１４に接続されたｎ型半導体領域２０５とｐウェル２０３との間を流れるウェル電流を接合リーク電流として算出する。図１７には、この算出結果を示す。図１７の横軸はドレイン電圧ＶＤを示し、縦軸はウェル電流を示す。
図１７に示すように、第５の実施形態によっても第２の参考例から大幅にウェル電流を低減することができる。ダミーゲート電極２０９の下方におけるｐｎ接合の電界が緩和され、このｐｎ接合を流れる接合リーク電流が低減されるためである。
（第６の実施形態）
次に、第６の実施形態について説明する。図１８は、第６の実施形態に係る半導体装置を示す断面図である。第６の実施形態の素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係は第４の実施形態のそれと同様であり、図１８は、図１１Ａ中のＩ－Ｉ線に沿った断面図に相当する。
第６の実施形態に係る半導体装置６００では、図１８に示すように、ダミーゲート電極２０９の下方のｐウェル２０３の表層部にｎ型半導体領域２２５が形成されている。ｎ型半導体領域２２５は、例えばｎ型不純物としてリンを含有する。他の構成は第４の実施形態と同様である。ｎ型半導体領域２２５は第３の半導体領域の一例である。
第６の実施形態に係る半導体装置６００では、ｎ型半導体領域２２５とｎ型半導体領域２０５との間にｐｎ接合が存在しない。また、ｎ型半導体領域２２５が少数キャリアとしてホールを含むが、ｐ型半導体領域２０４のホールの濃度よりも、ｎ型半導体領域２２５のホールの濃度が低い。更に、ｐ型半導体領域２０４のホールの濃度よりも、ダミーゲート電極２０９の下方かつｎ型半導体領域２０５の側方におけるｐウェル２０３のホールの濃度が低い。このため、ダミーゲート電極２０９からの電界を受けたとしても、ダミーゲート電極２０９の下方におけるｐｎ接合の電界をゲート電極２０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
次に、第６の実施形態に係る半導体装置６００の製造方法について説明する。図１９Ａ～図１９Ｄは、第６の実施形態に係る半導体装置の製造方法を示す断面図である。
先ず、図１９Ａに示すように、第４の実施形態と同様にしてｐウェル２０３の形成までの処理を行う。次いで、ｐウェル２０３の形成に用いたマスクを用いてｐ型不純物をイオン注入することでｐウェル２０３の表層部にｐ型半導体領域２０４を形成する。例えば、エネルギを０．３ｋｅＶ～２０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｐ型不純物としてボロンをイオン注入する。エネルギを３ｋｅＶ～３０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｐ型不純物としてＢＦ２をイオン注入してもよい。ｐ型不純物のイオン注入後にマスクを除去する。
その後、図１９Ｂに示すように、ｎ型半導体領域２２５を形成する領域を開口するフォトレジストのマスク２５２を半導体基板２０１上に形成し、マスク２５２を用いてｎ型不純物をイオン注入することでｐウェル２０３の表層部にｎ型半導体領域２２５を形成する。例えば、エネルギを５ｋｅＶ～３０ｋｅＶ、ドーズ量を１．０×１０１２ｃｍ－２～１．０×１０１４ｃｍ－２として、ｎ型不純物としてリンをイオン注入する。ｎ型半導体領域２２５はｐ型不純物も含有するが、電子の濃度がホールの濃度を上回るため、導電型がｐ型からｎ型に反転する。半導体基板２０１にｐチャネル型のトランジスタを形成する場合、ｎ型半導体領域２２５の形成をｐチャネル型のトランジスタの閾値電圧を調整するためのイオン注入と同時に行ってもよい。
続いて、図１９Ｃに示すように、マスク２５２を除去し、半導体基板２０１上にシリコン層２２０を形成する。シリコン層２２０は、例えばエピタキシャル成長により形成することができる。次いで、半導体基板２０１及びシリコン層２２０の積層体の表層部に、素子活性領域２６０を画定する素子分離絶縁膜２０２を形成する。素子分離絶縁膜２０２は、例えばＳＴＩ法により形成することができる。その後、ゲート絶縁膜２０７、ゲート電極２０８及びダミーゲート電極２０９を形成する。ゲート電極２０８はｐ型半導体領域２０４の上方に形成し、ダミーゲート電極２０９はｎ型半導体領域２２５の上方に形成する。第４の実施形態と同様に、ゲート電極２０８及びダミーゲート電極２０９を形成する際のフォトリソグラフィでは、ゲート電極２０８用のパターン及びダミーゲート電極２０９用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。
次いで、図１９Ｄに示すように、第４の実施形態と同様にしてｎ型半導体領域２３１の形成以降の処理を行って、半導体装置６００を完成させる。
この製造方法によれば、第４の実施形態と同様に、ゲート電極２０８の加工精度へのパターン密度の影響を抑制することができる。
ここで、第６の実施形態の効果について、第２の参考例と比較して説明する。図２０は、第６の実施形態に関するシミュレーションの結果を示す図である。
このシミュレーションでは、ＢＦ２を１０ｋｅＶのエネルギ、１．０×１０１３ｃｍ－２のドーズ量でイオン注入することでｐ型半導体領域２０４が形成されている。また、リンを１５ｋｅＶのエネルギ、１．１×１０１３ｃｍ－２のドーズ量でイオン注入することでｎ型半導体領域２２５が形成されている。他の条件は第４の実施形態と同様である。
そして、ドレイン電圧ＶＤが印加される配線２１４に接続されたｎ型半導体領域２０５とｐウェル２０３との間を流れるウェル電流を接合リーク電流として算出する。図２０には、この算出結果を示す。図２０の横軸はドレイン電圧ＶＤを示し、縦軸はウェル電流を示す。
図２０に示すように、第６の実施形態によっても第２の参考例から大幅にウェル電流を低減することができる。ダミーゲート電極２０９の下方に、ダミーゲート電極２０９からの電界の影響を受けやすいｐｎ接合がないため、ダミーゲート電極２０９の近傍における接合リーク電流が低減されるためである。
（第７の実施形態）
次に、第７の実施形態について説明する。図２１Ａは、第７の実施形態に係る半導体装置を示す平面図であり、図２１Ｂは、第７の実施形態に係る半導体装置を示す断面図である。図２１Ａは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図２１Ｂは、図２１Ａ中のＩ－Ｉ線に沿った断面図に相当する。
図２１Ａ及び図２１Ｂに示すように、第７の実施形態に係る半導体装置７００では、素子分離絶縁膜１０２が、Ｘ方向でダミーゲート電極１０９の下方まで入り込むように形成されている。別の視点では、ダミーゲート電極１０９のＸ方向の縁は素子分離絶縁膜１０２の上方にある。そして、半導体装置７００は、第１の実施形態に係る半導体装置１００が含むｎ型半導体領域１０６を含まない。他の構成は第１の実施形態と同様である。
第７の実施形態に係る半導体装置７００では、ｐ型半導体領域１０４のホールの濃度よりも、ダミーゲート電極１０９の下方かつｎ型半導体領域１０５の側方におけるｐウェル１０３のホールの濃度が低い。このため、ダミーゲート電極１０９の下方におけるｎ型半導体領域１０５とｐウェル１０３との間のｐｎ接合からの空乏層は、ゲート電極１０８の下方におけるｎ型半導体領域１０５とｐ型半導体領域１０４との間のｐｎ接合からの空乏層よりも伸びやすい。従って、ダミーゲート電極１０９からの電界を受けたとしても、ダミーゲート電極１０９の下方におけるｐｎ接合の電界をゲート電極１０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
また、第１の実施形態では、ｎ型半導体領域１０５とｎ型半導体領域１０６との間のｐウェル１０３の不純物濃度によっては、ｎ型半導体領域１０５とｎ型半導体領域１０６とが電気的に接続されてｎ型半導体領域１０５の容量が増加するおそれがある。ｎ型半導体領域１０５の容量の増加はデバイス特性の低下につながることがある。これに対し、第７の実施形態にはｎ型半導体領域１０６が設けられていないため、このようなｎ型半導体領域１０５の容量の増加を防止することができる。
更に、第７の実施形態は、素子分離絶縁膜１０２に形成されるディボットを起因とするリーク電流の抑制にも効果的である。図２２は、素子分離絶縁膜のディボットを示す図である。
図２２に示す例では、素子分離絶縁膜３０１により画定された素子活性領域内において、ｐウェル３０２の表層部にｎ型半導体領域３０３が形成され、ｎ型半導体領域３０３の表面上にシリサイド層３０４が形成されている。素子分離絶縁膜３０１及びシリサイド層３０４を覆うように層間絶縁膜３０５が形成されている。ｐウェル３０２とｎ型半導体領域３０３との間にはｐｎ接合３０７が形成されている。また、素子分離絶縁膜３０１はＳＴＩ法で形成されており、素子分離絶縁膜３０１のｎ型半導体領域３０３との境界近傍では、表面にディボット３０６が溝状に形成される。素子分離絶縁膜３０１は素子分離絶縁膜１０２に相当し、ｐウェル３０２はｐウェル１０３に相当し、ｎ型半導体領域３０３はｎ型半導体領域１０６に相当する。シリサイド層３０４はシリサイド層１３３に相当し、層間絶縁膜３０５は層間絶縁膜１１１に相当する。
シリサイド層３０４とｐｎ接合３０７との間でもリーク電流が発生するため、これらの間の距離は長いことが好ましい。その一方で、ディボット３０６は不可避的に形成され、図２２に示すように、シリサイド層３０４はディボット３０６に入り込むように形成される。このため、シリサイド層３０４のディボット３０６に入り込んだ部分とｐｎ接合３０７との間の距離Ｄ３０２は、シリサイド層３０４のｎ型半導体領域３０３の上面上の部分とｐｎ接合３０７との間の距離Ｄ３０１よりも短い。そして、ディボット３０６の深さは製造プロセスのゆらぎによってばらつき、その制御は困難である。
一方、第７の実施形態では、ダミーゲート電極１０９の下方で素子分離絶縁膜１０２の表面にディボットが形成されたとしても、ダミーゲート電極１０９の下方では、ディボットに入り込むシリサイド層は形成されない。このため、第７の実施形態によれば、ディボットに入り込んだシリサイド層が起因となるリーク電流を抑制することができる。
第７の実施形態と同様の素子分離絶縁膜１０２の構造を第２、第３の実施形態に適用してもよい。第３の実施形態では、ｎ型半導体領域１２５を介してｎ型半導体領域１０５とｎ型半導体領域１０６とが電気的に接続されるため、特に効果的である。また、第４、第５、第６の実施形態における素子分離絶縁膜１０２の構造を、第７の実施形態の素子分離絶縁膜１０２の構造と同様にしてもよい。第６の実施形態では、ｎ型半導体領域２２５を介してｎ型半導体領域２０５とｎ型半導体領域２０６とが電気的に接続されるため、特に効果的である。
（第８の実施形態）
次に、第８の実施形態について説明する。図２３Ａは、第８の実施形態に係る半導体装置を示す平面図であり、図２３Ｂは、第８の実施形態に係る半導体装置を示す断面図である。図２３Ａは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図２３Ｂは、図２３Ａ中のＩ－Ｉ線に沿った断面図に相当する。
第１の実施形態では、２本のダミーゲート電極１０９の間に１本のゲート電極１０８が設けられている。これに対し、第８の実施形態に係る半導体装置８００では、図２３Ａ及び図２３Ｂに示すように、２本のダミーゲート電極１０９の間に複数本、例えば４本のゲート電極１０８が設けられている。４本のゲート電極１０８の間隔は一定であり、４本のゲート電極１０８の間でゲート長は同一である。そして、隣り合うゲート電極１０８の間には、ｎ型半導体領域１０５が形成されている。他の構成は第１の実施形態と同様である。
第８の実施形態においても、ダミーゲート電極１０９からの電界を受けたとしても、ダミーゲート電極１０９の下方におけるｐｎ接合の電界をゲート電極１０８の下方におけるｐｎ接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
半導体装置８００の製造方法では、ゲート電極１０８及びダミーゲート電極１０９を形成する際のフォトリソグラフィでは、ゲート電極１０８用のパターン及びダミーゲート電極１０９用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。この製造方法によれば４本のゲート電極１０８の間でゲート長に良好な均一性を得ることができる。露光マスクの各ゲート電極１０８の周辺のパターン密度の均一性が高いからである。
２本のダミーゲート電極１０９の間に複数本のゲート電極１０８が設けられる構造を第２、第３、第７の実施形態に適用してもよい。また、２本のダミーゲート電極２０９の間に複数本のゲート電極２０８が設けられる構造を第４、第５、第６の実施形態に適用してもよい。
本開示において不純物は特に限定されず、例えば、ｎ型不純物としてヒ素（Ａｓ）又はアンチモン（Ｓｂ）を用いてもよく、ｐ型不純物としてインジウム（Ｉｎ）又はアルミニウム（Ａｌ）を用いてもよい。また、本開示を適用できるトランジスタの導電型は特に限定されず、ｐチャネル型のトランジスタに本開示を適用してもよい。
以下、本開示の諸態様を付記としてまとめて記載する。
（付記１）
半導体基板と、
前記半導体基板の表層部に設けられた第１導電型の第１の半導体領域と、
前記第１の半導体領域の上方に設けられ、第１の方向に延びるゲート電極と、
前記半導体基板の上方に前記ゲート電極から離間して設けられ、第１の方向に延びるダミーゲート電極と、
前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に設けられた第２導電型の第２の半導体領域と、
前記第２の半導体領域に接続される配線と、
を有し、
前記第１の半導体領域の多数キャリアの濃度よりも、前記ダミーゲート電極の下方かつ前記第２の半導体領域の側方における前記多数キャリアと同種の前記半導体基板のキャリアの濃度が低いことを特徴とする半導体装置。
（付記２）
前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第１の半導体領域の上方の部分の全体の側方に設けられていることを特徴とする付記１に記載の半導体装置。
（付記３）
前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第１の半導体領域の上方の部分の全体にわたって一定であることを特徴とする付記１又は２に記載の半導体装置。
（付記４）
前記ダミーゲート電極の前記ゲート電極とは反対側の前記半導体基板内に設けられた第２導電型の第３の半導体領域を有し、
前記第３の半導体領域の電位はフローティングとされることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置。
（付記５）
前記ダミーゲート電極の下方かつ前記第２の半導体領域の側方の前記半導体基板内に設けられた第２導電型の第４の半導体領域を有することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置。
（付記６）
前記第１の半導体領域上に設けられたノンドープの第５の半導体領域を有することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置。
（付記７）
前記半導体基板の表層部に設けられた素子分離領域を有し、
前記ダミーゲート電極の、前記第１の方向に直交する第２の方向の縁は、前記素子分離領域の上方にあることを特徴とする付記１乃至６のいずれか１項に記載の半導体装置。
（付記８）
前記ダミーゲート電極が２本設けられ、
前記ゲート電極は２本の前記ダミーゲート電極の間に設けられていることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。
（付記９）
２本以上の前記ゲート電極が２本の前記ダミーゲート電極の間に設けられていることを特徴とする付記８に記載の半導体装置。
（付記１０）
半導体基板の表層部に第１導電型の第１の半導体領域を形成する工程と、
前記第１の半導体領域の上方に、第１の方向に延びるゲート電極を形成する工程と、
前記半導体基板の上方に前記ゲート電極から離間して、第１の方向に延びるダミーゲート電極を形成する工程と、
前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に第２導電型の第２の半導体領域を形成する工程と、
前記第２の半導体領域に接続される配線を形成する工程と、
を有し、
前記ゲート電極を形成する工程及び前記ダミーゲート電極を形成する工程は、前記ゲート電極用のパターン及び前記ダミーゲート電極用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び前記フォトレジストの現像を行う工程を有し、
前記第１の半導体領域の多数キャリアの濃度よりも、前記ダミーゲート電極の下方かつ前記第２の半導体領域の側方における前記多数キャリアと同種の前記半導体基板のキャリアの濃度が低いことを特徴とする半導体装置の製造方法。
（付記１１）
前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第１の半導体領域の上方の部分の全体の側方に形成することを特徴とする付記１０に記載の半導体装置の製造方法。
（付記１２）
前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第１の半導体領域の上方の部分の全体にわたって一定であることを特徴とする付記１０又は１１に記載の半導体装置の製造方法。
（付記１３）
前記ダミーゲート電極の前記ゲート電極とは反対側の前記半導体基板内に第２導電型の第３の半導体領域を形成する工程を有し、
前記第３の半導体領域の電位はフローティングとされることを特徴とする付記１０乃至１２のいずれか１項に記載の半導体装置の製造方法。
（付記１４）
前記ダミーゲート電極の下方かつ前記第２の半導体領域の側方の前記半導体基板内に第２導電型の第４の半導体領域を形成する工程を有することを特徴とする付記１０乃至１３のいずれか１項に記載の半導体装置の製造方法。
（付記１５）
前記第１の半導体領域上にノンドープの第５の半導体領域を形成する工程を有することを特徴とする付記１０乃至１４のいずれか１項に記載の半導体装置の製造方法。
（付記１６）
前記半導体基板の表層部に素子分離領域を形成する工程を有し、
前記ダミーゲート電極の、前記第１の方向に直交する第２の方向の縁は、前記素子分離領域の上方にあることを特徴とする付記１０乃至１５のいずれか１項に記載の半導体装置の製造方法。
（付記１７）
前記ダミーゲート電極を２本形成し、
前記ゲート電極を２本の前記ダミーゲート電極の間に形成することを特徴とする付記１０乃至１６のいずれか１項に記載の半導体装置の製造方法。
（付記１８）
２本以上の前記ゲート電極を２本の前記ダミーゲート電極の間に形成することを特徴とする付記１７に記載の半導体装置の製造方法。
１００、２００、３００、４００、５００、６００、７００、８００：半導体装置
１０１、２０１：半導体基板
１０２、２０２：素子分離絶縁膜
１０３、２０３：ｐウェル
１０４、１２４、２０４、２２４：ｐ型半導体領域
１０５、１０６、１２５、２０５、２０６、２２５：ｎ型半導体領域
１０７、２０７：ゲート絶縁膜
１０８、２０８：ゲート電極
１０９、２０９：ダミーゲート電極
１１４、２１４：配線

Claims (10)

  1. 半導体基板と、
    前記半導体基板の表層部に設けられた第１導電型の第１の半導体領域と、
    前記第１の半導体領域の上方に設けられ、第１の方向に延びるゲート電極と、
    前記半導体基板の上方に前記ゲート電極から離間して設けられ、前記第１の方向に延びるダミーゲート電極と、
    前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に設けられた前記第１導電型とは異なる第２導電型の第２の半導体領域と、
    前記第２の半導体領域に接続される配線と、
    を有し、
    前記第１の半導体領域の多数キャリアの濃度よりも、前記ダミーゲート電極の下方かつ前記第２の半導体領域の側方に位置すると共に前記第２の半導体領域の側面に接し、前記半導体基板の表層部に設けられた第３の半導体領域における前記多数キャリアと同種のキャリアの濃度が低いことを特徴とする半導体装置。
  2. 前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第１の半導体領域の上方の部分の全体の側方に設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第１の半導体領域の上方の部分の全体にわたって一定であることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記ダミーゲート電極の前記ゲート電極とは反対側の前記半導体基板内に設けられた第２導電型の第４の半導体領域を有し、
    前記第４の半導体領域の電位はフローティングとされることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 前記第３の半導体領域は前記第２導電型であることを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第１の半導体領域上に設けられたノンドープの第５の半導体領域を有することを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記半導体基板の表層部に設けられた素子分離領域を有し、
    前記ダミーゲート電極の、前記第１の方向に直交する第２の方向の縁は、前記素子分離領域の上方にあることを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 半導体基板の表層部に第１導電型の第１の半導体領域を形成する工程と、
    前記第１の半導体領域の上方に、第１の方向に延びるゲート電極を形成する工程と、
    前記半導体基板の上方に前記ゲート電極から離間して、前記第１の方向に延びるダミーゲート電極を形成する工程と、
    前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に前記第１導電型とは異なる第２導電型の第２の半導体領域を形成する工程と、
    前記第２の半導体領域に接続される配線を形成する工程と、
    を有し、
    前記ゲート電極を形成する工程及び前記ダミーゲート電極を形成する工程は、前記ゲート電極用のパターン及び前記ダミーゲート電極用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び前記フォトレジストの現像を行う工程を有し、
    前記第１の半導体領域の多数キャリアの濃度よりも、前記ダミーゲート電極の下方かつ前記第２の半導体領域の側方に位置すると共に前記第２の半導体領域の側面に接し、前記半導体基板の表層部に設けられた第３の半導体領域における前記多数キャリアと同種のキャリアの濃度が低いことを特徴とする半導体装置の製造方法。
  9. 前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第１の半導体領域の上方の部分の全体の側方に形成することを特徴とする請求項８に記載の半導体装置の製造方法。
  10. 前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第１の半導体領域の上方の部分の全体にわたって一定であることを特徴とする請求項８又は９に記載の半導体装置の製造方法。
JP2018199364A 2018-10-23 2018-10-23 半導体装置及びその製造方法 Active JP7234568B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2018199364A JP7234568B2 (ja) 2018-10-23 2018-10-23 半導体装置及びその製造方法
US16/657,213 US11101358B2 (en) 2018-10-23 2019-10-18 Semiconductor device and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018199364A JP7234568B2 (ja) 2018-10-23 2018-10-23 半導体装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2020068270A JP2020068270A (ja) 2020-04-30
JP7234568B2 true JP7234568B2 (ja) 2023-03-08

Family

ID=70279690

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018199364A Active JP7234568B2 (ja) 2018-10-23 2018-10-23 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US11101358B2 (ja)
JP (1) JP7234568B2 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100818115B1 (ko) 2007-05-18 2008-04-01 주식회사 하이닉스반도체 반도체 장치의 레이아웃 방법
US20080265335A1 (en) 2007-04-30 2008-10-30 Ryu Nam Gyu Semiconductor device and method of forming gate and metal line thereof
WO2011148435A1 (ja) 2010-05-24 2011-12-01 パナソニック株式会社 半導体装置及びその製造方法
JP2012182277A (ja) 2011-03-01 2012-09-20 Fujitsu Semiconductor Ltd 半導体装置
US20170345750A1 (en) 2016-05-24 2017-11-30 Renesas Electronics Corporation Semiconductor device and method for manufacturing semiconductor device

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5727176Y2 (ja) * 1978-02-09 1982-06-14
JPH03188675A (ja) * 1989-12-18 1991-08-16 Mitsubishi Electric Corp 半導体装置
KR20030096659A (ko) 2002-06-17 2003-12-31 삼성전자주식회사 이미지 센서의 화소 어레이 영역, 그 구조체 및 그 제조방법
JP3897730B2 (ja) 2003-04-23 2007-03-28 松下電器産業株式会社 半導体記憶装置および半導体集積回路
KR100876082B1 (ko) 2006-12-07 2008-12-26 삼성전자주식회사 메모리 소자 및 그 형성 방법
US10515956B2 (en) * 2012-03-01 2019-12-24 Taiwan Semiconductor Manufacturing Company Semiconductor devices having Fin Field Effect Transistor (FinFET) structures and manufacturing and design methods thereof
US10002876B2 (en) * 2014-10-29 2018-06-19 International Business Machines Corporation FinFET vertical flash memory
US9613953B2 (en) * 2015-03-24 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device, semiconductor device layout, and method of manufacturing semiconductor device
KR102314134B1 (ko) * 2017-03-10 2021-10-18 삼성전자 주식회사 집적회로 소자 및 그 제조 방법
KR102410935B1 (ko) * 2017-12-18 2022-06-21 에스케이하이닉스 주식회사 반도체장치 및 그 제조 방법

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080265335A1 (en) 2007-04-30 2008-10-30 Ryu Nam Gyu Semiconductor device and method of forming gate and metal line thereof
JP2008277833A (ja) 2007-04-30 2008-11-13 Hynix Semiconductor Inc 半導体装置並びにそのゲート及びメタルラインの形成方法
KR100818115B1 (ko) 2007-05-18 2008-04-01 주식회사 하이닉스반도체 반도체 장치의 레이아웃 방법
WO2011148435A1 (ja) 2010-05-24 2011-12-01 パナソニック株式会社 半導体装置及びその製造方法
JP2012182277A (ja) 2011-03-01 2012-09-20 Fujitsu Semiconductor Ltd 半導体装置
US20170345750A1 (en) 2016-05-24 2017-11-30 Renesas Electronics Corporation Semiconductor device and method for manufacturing semiconductor device
JP2017212267A (ja) 2016-05-24 2017-11-30 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20200127107A1 (en) 2020-04-23
JP2020068270A (ja) 2020-04-30
US11101358B2 (en) 2021-08-24

Similar Documents

Publication Publication Date Title
US8754486B2 (en) IO ESD device and methods for forming the same
US9053947B2 (en) Methods for forming guard rings on fin structures
CN107425057B (zh) 包括在衬底中设有栅极电极区的晶体管的半导体结构及其形成方法
KR102068395B1 (ko) 낮은 소스-드레인 저항을 갖는 반도체 소자 구조 및 그 제조 방법
CN107039506A (zh) 对改进型晶体管的源/漏延伸控制
US20160071935A1 (en) Native pmos device with low threshold voltage and high drive current and method of fabricating the same
US7396775B2 (en) Method for manufacturing semiconductor device
US20090170259A1 (en) Angled implants with different characteristics on different axes
US20180315851A1 (en) High voltage depletion mode mos device with adjustable threshold voltage and manufacturing method thereof
TW201943073A (zh) 半導體裝置及其製造方法
US20160268424A1 (en) Semiconductor structure including backgate regions and method for the formation thereof
JP2014203851A (ja) 半導体装置及びその製造方法
JP7234568B2 (ja) 半導体装置及びその製造方法
TW201916104A (zh) 具有多閘極結構之ｌｄｍｏｓ ｆｉｎｆｅｔ結構
CN110137170B (zh) 静电放电保护器件及其形成方法、静电放电保护结构
JP3744438B2 (ja) 半導体装置
JP7268408B2 (ja) 半導体装置及びその製造方法
JP2011003830A (ja) 半導体装置
US20100244145A1 (en) Semiconductor memory device using hot electron injection
JP2015529404A (ja) 拡張ソースドレインｍｏｓトランジスタおよび形成方法
JP7252094B2 (ja) 半導体装置及びトランジスタ
KR20100092225A (ko) 문턱전압 조절 영역을 갖는 반도체소자의 제조방법
TWI781289B (zh) 製造高電壓半導體裝置的方法
KR100853982B1 (ko) 3차원 전계효과 트랜지스터 및 그 제조방법
KR20120025090A (ko) 반도체 장치 및 그 제조방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210927

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220714

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220809

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220926

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230124

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230206

R150 Certificate of patent or registration of utility model

Ref document number: 7234568

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150