JP7268408B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半導体装置及びその製造方法に関する。
従来、半導体装置のトランジスタに含まれるゲート電極のゲート長が設計値からずれることがある。例えば、一定の間隔で配置され、一方向に延びる複数のゲート電極を含む半導体装置では、最も外側に位置するゲート電極とその内側に位置するゲート電極との間でゲート長が相違することがある。また、周囲にゲート電極が存在しない、いわゆる孤立パターンのゲート電極においても、ゲート長が設計値からずれることがある。これらの原因の一つとして、ゲート電極を形成する際の露光に用いる露光マスクのパターン密度の相違が挙げられる。そこで、実際に動作させるトランジスタのゲート電極の側方にダミーゲート電極を設けることとし、露光マスクのパターン密度の均一性を高めることがある。
しかしながら、上記のようにダミーゲート電極が設けられた半導体装置では、リーク電流が増加しやすい。
特開平10-98117号公報 特表2016-508671号公報
本開示の目的は、リーク電流の増加を抑制しながら、ゲート電極の加工精度へのパターン密度の影響を抑制することができる半導体装置及びその製造方法を提供することにある。
本開示の一形態によれば、半導体基板と、前記半導体基板の上方に設けられ、第1の方向に延びるゲート電極と、前記半導体基板の上方に前記ゲート電極から離間して設けられ、前記第1の方向に延びるダミーゲート電極と、前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に設けられた第1導電型の第1の半導体領域と、前記第1の半導体領域と前記ダミーゲート電極とを電気的に接続する導電体と、を有する半導体装置が提供される。
本開示によれば、リーク電流の増加を抑制しながら、ゲート電極の加工精度へのパターン密度の影響を抑制することができる。
第1の実施形態に係る半導体装置を示す平面図である。 第1の実施形態に係る半導体装置を示す断面図(その1)である。 第1の実施形態に係る半導体装置を示す断面図(その2)である。 第1の実施形態に係る半導体装置の製造方法を示す断面図(その1)である。 第1の実施形態に係る半導体装置の製造方法を示す断面図(その2)である。 第1の実施形態に係る半導体装置の製造方法を示す断面図(その3)である。 第1の実施形態に係る半導体装置の製造方法を示す断面図(その4)である。 第1の実施形態に係る半導体装置の製造方法を示す断面図(その5)である。 第2の実施形態に係る半導体装置を示す平面図である。 第3の実施形態に係る半導体装置を示す平面図である。 第4の実施形態に係る半導体装置を示す平面図である。 第4の実施形態に係る半導体装置を示す断面図(その1)である。 第4の実施形態に係る半導体装置を示す断面図(その2)である。 第5の実施形態に係る半導体装置を示す平面図である。 第5の実施形態に係る半導体装置を示す断面図(その1)である。 第5の実施形態に係る半導体装置を示す断面図(その2)である。 第5の実施形態に係る半導体装置の製造方法を示す断面図(その1)である。 第5の実施形態に係る半導体装置の製造方法を示す断面図(その2)である。 第5の実施形態に係る半導体装置の製造方法を示す断面図(その3)である。 第5の実施形態に係る半導体装置の製造方法を示す断面図(その4)である。 第5の実施形態に係る半導体装置の製造方法を示す断面図(その5)である。 第5の実施形態に係る半導体装置の製造方法を示す断面図(その6)である。 第6の実施形態に係る半導体装置を示す平面図である。 第6の実施形態に係る半導体装置を示す断面図(その1)である。 第6の実施形態に係る半導体装置を示す断面図(その2)である。
以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。
(第1の実施形態)
先ず、第1の実施形態について説明する。図1Aは、第1の実施形態に係る半導体装置を示す平面図であり、図1B及び図1Cは、第1の実施形態に係る半導体装置を示す断面図である。図1Aは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図1Bは、図1A中のI-I線に沿った断面図に相当する。図1Cは、図1A中のII-II線に沿った断面図に相当する。
図1A、図1B及び図1Cに示すように、第1の実施形態に係る半導体装置100では、p型の半導体基板101の表層部に素子活性領域160を画定する素子分離絶縁膜102が形成されている。半導体基板101は、例えばシリコン(Si)基板である。半導体基板101にはpチャネル型のトランジスタが形成される素子活性領域及びnチャネル型のトランジスタが形成される素子活性領域が存在するが、図1A、図1B及び図1Cには、nチャネル型のトランジスタが形成される素子活性領域160を示す。例えば、素子活性領域160の平面形状は矩形である。以下の説明において、素子活性領域160の長辺に平行な方向をX方向、短辺に平行な方向をY方向、半導体基板101の厚さ方向をZ方向とする。Y方向は第1の方向の一例であり、X方向は第2の方向である。
素子活性領域160を含むようにpウェル103が形成されている。pウェル103は、例えばp型不純物としてボロン(B)を含有する。なお、例えば半導体基板101がp型の場合には、pウェル103を省略して、半導体基板101がp型の領域としてpウェル103を兼ねることも可能である。その場合には、pウェル103を半導体基板101と適宜読み替えることも可能である。pウェル103の上方に、Y方向に延びるゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dが形成されている。X方向において、ゲート電極108は、ダミーゲート電極109Sとダミーゲート電極209Dとの間に位置する。ゲート電極108とpウェル103との間、ダミーゲート電極109Sとpウェル103との間、及びダミーゲート電極109Dとpウェル103との間にゲート絶縁膜107が形成されている。例えば、ゲート絶縁膜107の厚さは1.0nm~10.0nmであり、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dの厚さは50nm~200nmである。ゲート絶縁膜107の材料には、例えば、酸化シリコン(SiO)、窒化シリコン(Si)、酸化ハフニウム(HfO)等の絶縁物を用いることができる。ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dの材料には、例えば、多結晶シリコン(ポリシリコン)を用いることができる。チタン(Ti)及びタングステン(W)等の金属やこれらの窒化物をゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dの材料に用いることもできる。
ゲート電極108の両端部は素子分離絶縁膜102の上方にあり、ゲート電極108は一方の端部に電極パッド108Aを有する。電極パッド108Aは、X方向において、ゲート電極108の平面視で素子活性領域160と重なる部分よりも広がっている。ダミーゲート電極109Dの両端部は素子分離絶縁膜102の上方にあり、ダミーゲート電極109Dは電極パッド108Aと同じ側の端部に電極パッド109DAを有する。電極パッド109DAは、X方向において、ダミーゲート電極109Dの平面視で素子活性領域160と重なる部分よりも広がっている。ダミーゲート電極109Sの両端部は素子分離絶縁膜102の上方にある。本実施形態では、電極パッド108Aと電極パッド109DAとがX方向に並んでおり、Y方向において、電極パッド109DAと素子活性領域160との間の距離が、電極パッド108Aと素子活性領域160との間の距離と等しい。電極パッド108Aは第1の電極パッドの一例であり、電極パッド109DAは第2の電極パッドの一例である。
ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109DのX方向の両側に絶縁膜のスペーサ(サイドウォール)110が形成されている。pウェル103の表層部において、スペーサ110の下に第1の深さでn型半導体領域131が形成され、スペーサ110、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dから露出する部分に、第1の深さよりも深い第2の深さでn型半導体領域132が形成されている。例えば、n型半導体領域131は第1の不純物濃度でn型不純物としてリン(P)を含有し、n型半導体領域132は第1の不純物濃度よりも高い第2の不純物濃度でn型不純物濃度としてリンを含有する。n型半導体領域131及び132のうち、ゲート電極108とダミーゲート電極109Sとの間に位置するものがn型半導体領域105Sに含まれ、ゲート電極108とダミーゲート電極109Dとの間に位置するものがn型半導体領域105Dに含まれる。n型半導体領域131及び132のうち、ダミーゲート電極109Sと素子分離絶縁膜102との間に位置するものがn型半導体領域106Sに含まれ、ダミーゲート電極109Dと素子分離絶縁膜102との間に位置するものがn型半導体領域106Dに含まれる。n型半導体領域105Dは第1の半導体領域の一例である。
ゲート電極108の下方、ダミーゲート電極109Sの下方及びダミーゲート電極109Dの下方では、pウェル103の表層部でn型半導体領域131の間にp型半導体領域104が形成されている。p型半導体領域104は、例えばp型不純物としてボロンを含有する。
例えば、ダミーゲート電極109S及びダミーゲート電極109Dは、少なくとも、ゲート電極108のp型半導体領域104の上方の部分の全体の側方に設けられている。例えば、X方向における、ゲート電極108とダミーゲート電極109Sとの間の距離、及びゲート電極108とダミーゲート電極109Dとの間の距離は、ゲート電極108のp型半導体領域104の上方の部分の全体にわたって一定である。ゲート電極108とダミーゲート電極109Sとの間の距離が、ゲート電極108とダミーゲート電極109Dとの間の距離と同一であっても相違していてもよい。
n型半導体領域132上にシリサイド層133が形成されている。シリサイド層133はゲート電極108、ダミーゲート電極109S及びダミーゲート電極109D上にも形成されている。シリサイド層133は、例えばコバルト(Co)、ニッケル(Ni)、タングステン(W)又はチタン(Ti)のシリサイド層である。
半導体基板101上にスペーサ110及びシリサイド層133を覆うように層間絶縁膜111が形成されている。層間絶縁膜111に、n型半導体領域105S上のシリサイド層133に到達するコンタクトホールと、n型半導体領域105D上のシリサイド層133に到達するコンタクトホールとが形成されている。層間絶縁膜111に、電極パッド108A上のシリサイド層133に到達するコンタクトホールと、電極パッド109DA上のシリサイド層133に到達するコンタクトホールとが形成されている。n型半導体領域105S上のシリサイド層133に到達するコンタクトホール内に導電プラグ112Sが埋め込まれ、n型半導体領域105D上のシリサイド層133に到達するコンタクトホール内に導電プラグ112Dが埋め込まれている。電極パッド108A上のシリサイド層133に到達するコンタクトホール内に導電プラグ113が埋め込まれ、電極パッド109DA上のシリサイド層133に到達するコンタクトホール内に導電プラグ113Dが埋め込まれている。導電プラグ112S、112D、113及び113Dは、例えばタングステンプラグである。層間絶縁膜111上に、導電プラグ112Sに接続される配線114Sと、導電プラグ113に接続される配線115とが形成されている。層間絶縁膜111上に、導電プラグ112D及び導電プラグ113Dに接続される配線114Dが形成されている。すなわち、配線114Dを介して、ダミーゲート電極109Dとn型半導体領域105Dとが電気的に接続されている。配線114Dは導電体の一例である。
例えば、配線115を介してゲート電極108に信号が印加される。また、配線114Dに、ゲート電極108を含むトランジスタのドレイン電圧が印加され、配線114Sに、ゲート電極108を含むトランジスタのソース電圧が印加される。例えば、n型半導体領域106S及び106Dの電位はフローティングとされる。
第1の実施形態に係る半導体装置100では、上記のように、配線114Dを介して、ダミーゲート電極109Dとn型半導体領域105Dとが電気的に接続されている。このため、ダミーゲート電極109Dの電位がn型半導体領域105Dの電位と等しくなり、ダミーゲート電極109Dの下方のp型半導体領域104に反転層が形成される。従って、ダミーゲート電極109Dの下方におけるpn接合の電界をゲート電極108の下方におけるpn接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
例えば、ドレイン電圧は0.5Vであり、ソース電圧は0Vであり、半導体基板101を介してpウェル103に-0.5Vのバイアス電圧が印加される。この状態で、ゲート電極108の電位が0Vとなったときの接合リーク電流を抑制することができる。負のバイアス電圧を印加することで、ソースとドレインとの間のサブスレッショルドリーク電流を低減することができる。
次に、第1の実施形態に係る半導体装置100の製造方法について説明する。図2A~図2Eは、第1の実施形態に係る半導体装置の製造方法を示す断面図である。図2A~図2Eには、図1A中のI-I線に沿った断面図に相当する部分を示す。
先ず、図2Aに示すように、半導体基板101の表層部に、素子活性領域160を画定する素子分離絶縁膜102を形成する。素子分離絶縁膜102は、例えばSTI(shallow trench isolation)法により形成することができる。次いで、素子活性領域160を含むようにpウェル103を形成する。pウェル103は、例えば、素子活性領域160を含むように開口するフォトレジストのマスク(図示せず)を半導体基板101上に形成し、このマスクを用いてp型不純物をイオン注入することで形成することができる。例えば、エネルギを100keV~300keV、ドーズ量を1.0×1013cm-2~3.0×1014cm-2として、p型不純物としてボロンをイオン注入する。p型不純物のイオン注入後にマスクを除去する。なお、例えば半導体基板101がp型の場合であって、所望の濃度を有する場合には、pウェル103の形成を省略して、半導体基板101がp型の領域としてpウェル103を兼ねることも可能である。その場合には、pウェル103を半導体基板101と適宜読み替えることも可能である。
その後、同じく図2Aに示すように、pウェル103の表層部にp型半導体領域104を形成する。p型半導体領域104は、例えば、pウェル103を含むように開口するフォトレジストのマスク(図示せず)を半導体基板101上に形成し、このマスクを用いてp型不純物をイオン注入することで形成することができる。例えば、エネルギを0.3keV~20keV、ドーズ量を1.0×1012cm-2~1.0×1014cm-2として、p型不純物としてボロンをイオン注入する。p型不純物のイオン注入後にマスクを除去する。
続いて、図2Bに示すように、ゲート絶縁膜107、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dを形成する。例えば、半導体基板101上に、絶縁膜及びポリシリコン膜を形成し、これらをフォトリソグラフィ及びエッチングにより加工することで、ゲート絶縁膜107、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dを形成することができる。フォトリソグラフィでは、ゲート電極108用のパターン、ダミーゲート電極109S用のパターン及びダミーゲート電極109D用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。ゲート電極108用のパターンは電極パッド108A用のパターンを含み、ダミーゲート電極109D用のパターンは電極パッド109DA用のパターンを含む。
次いで、図2Cに示すように、素子活性領域160内で、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dをマスクとして用いてn型不純物をイオン注入することで第1の不純物濃度のn型半導体領域131を形成する。例えば、エネルギを5keV~20keV、ドーズ量を1.0×1013cm-2~1.0×1015cm-2として、n型不純物としてリンをイオン注入する。
その後、図2Dに示すように、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dの両側に絶縁膜のスペーサ110を形成する。続いて、素子活性領域160内で、スペーサ110、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dをマスクとして用いてn型不純物をイオン注入することで第1の不純物濃度より高い第2の不純物濃度のn型半導体領域132をn型半導体領域131よりも深く形成する。例えば、エネルギを5keV~30keV、ドーズ量を1.0×1015cm-2~3.0×1016cm-2として、n型不純物としてリンをイオン注入する。平面視で、ゲート電極108とダミーゲート電極109Sとの間に位置するn型半導体領域131及び132がn型半導体領域105Sを構成し、ゲート電極108とダミーゲート電極109Dとの間に位置するn型半導体領域131及び132がn型半導体領域105Dを構成する。平面視で、ダミーゲート電極109Sのゲート電極108とは反対側に位置するn型半導体領域131及び132がn型半導体領域106Sを構成し、ダミーゲート電極109Dのゲート電極108とは反対側に位置するn型半導体領域131及び132がn型半導体領域106Dを構成する。
次いで、図2Eに示すように、n型半導体領域132、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109D上にシリサイド層133を形成する。その後、半導体基板101上に層間絶縁膜111を形成し、その表面を化学機械研磨(chemical mechanical polishing:CMP)法等により平坦化する。続いて、層間絶縁膜111に、n型半導体領域105S上のシリサイド層133に到達するコンタクトホールと、n型半導体領域105D上のシリサイド層133に到達するコンタクトホールと、電極パッド108A上のシリサイド層133に到達するコンタクトホールと、電極パッド109DA上のシリサイド層133に到達するコンタクトホールとを形成する。そして、これらコンタクトホール内に導電膜を形成する。この結果、n型半導体領域105S上のシリサイド層133に接続される導電プラグ112Sと、n型半導体領域105D上のシリサイド層133に接続される導電プラグ112Dと、電極パッド108A上のシリサイド層133に接続される導電プラグ113(図1A参照)と、電極パッド109DA上のシリサイド層133に接続される導電プラグ113D(図1A及び図1C参照)とが形成される。次いで、層間絶縁膜111上に、導電プラグ112Sに接続される配線114Sと、導電プラグ113に接続される配線115と、導電プラグ112D及び導電プラグ113Dに接続される配線114Dとを形成する。
そして、必要に応じて上層の配線等を形成して、半導体装置100を完成させる。
この製造方法では、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dを形成する際のフォトリソグラフィにて、ゲート電極108用のパターン、ダミーゲート電極109S用のパターン及びダミーゲート電極109D用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、実際に動作させるトランジスタのゲート電極108をパターン密度が低い領域に形成する場合であっても、ダミーゲート電極109S用のパターン及びダミーゲート電極109D用のパターンによりパターン密度を補い、露光マスクのパターン密度の均一性を高めることができる。従って、ゲート電極108の加工精度へのパターン密度の影響を抑制することができる。
(第2の実施形態)
次に、第2の実施形態について説明する。図3は、第2の実施形態に係る半導体装置を示す平面図である。
第2の実施形態に係る半導体装置200では、図3に示すように、ダミーゲート電極109Dがゲート電極108よりも長く、Y方向において、電極パッド109DAが電極パッド108Aよりも素子活性領域160から遠く配置されている。他の構成は第1の実施形態と同様である。
第2の実施形態に係る半導体装置200では、電極パッド108Aと電極パッド109DAとの間の距離を、半導体装置100における距離よりも長くすることができる。従って、X方向において、ゲート電極108とダミーゲート電極109Dとの間の距離を狭めても、電極パッド108Aと電極パッド109DAとの間の絶縁性を確保しやすい。
第2の実施形態に係る半導体装置200を製造する場合も、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dを形成する際のフォトリソグラフィにて、ゲート電極108用のパターン、ダミーゲート電極109S用のパターン及びダミーゲート電極109D用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、第1の実施形態と同様に、ゲート電極108の加工精度へのパターン密度の影響を抑制することができる。
(第3の実施形態)
次に、第3の実施形態について説明する。図4は、第3の実施形態に係る半導体装置を示す平面図である。
第3の実施形態に係る半導体装置300では、図4に示すように、ダミーゲート電極109Dが、電極パッド108Aとは逆側の端部に電極パッド109DAを有する。他の構成は第1の実施形態と同様である。
第3の実施形態に係る半導体装置300では、電極パッド108Aと電極パッド109DAとの間の距離を、半導体装置100における距離よりも長くすることができる。従って、X方向において、ゲート電極108とダミーゲート電極109Dとの間の距離を狭めても、電極パッド108Aと電極パッド109DAとの間の絶縁性を確保しやすい。
第3の実施形態に係る半導体装置300を製造する場合も、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極109Dを形成する際のフォトリソグラフィにて、ゲート電極108用のパターン、ダミーゲート電極109S用のパターン及びダミーゲート電極109D用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、第1の実施形態と同様に、ゲート電極108の加工精度へのパターン密度の影響を抑制することができる。
(第4の実施形態)
次に、第4の実施形態について説明する。図5Aは、第4の実施形態に係る半導体装置を示す平面図であり、図5B及び図5Cは、第4の実施形態に係る半導体装置を示す断面図である。図5Aは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図5Bは、図5A中のI-I線に沿った断面図に相当する。図5Cは、図5A中のII-II線に沿った断面図に相当する。
図5A、図5B及び図5Cに示すように、第4の実施形態に係る半導体装置400では、ダミーゲート電極109Dに代えてダミーゲート電極409Dが設けられている。ダミーゲート電極109Sと同様に、ダミーゲート電極409Dの両端部は素子分離絶縁膜102の上方にあるが、電極パッドを有しておらず、X方向の寸法は均一である。
半導体装置400では、n型半導体領域105D上のシリサイド層133に到達するコンタクトホールが、ダミーゲート電極409D上のシリサイド層133にも到達するように形成されている。そして、このコンタクトホール内に導電プラグ412Dが埋め込まれている。導電プラグ412Dは、基板に平行な平面視における一方の辺(Y方向)が他方の辺(X方向)よりも長く、いわゆるシェアードコンタクトの構造を備える。導電プラグ412Dは、連続して第1の半導体領域であるn型半導体領域105Dの上面のシリサイド層133及びダミーゲート電極409Dの上面のシリサイド層133に接するように形成されている。配線114Dに代えて配線414Dが設けられている。配線414Dは導電プラグ412Dに接続される。すなわち、配線414Dを介して、ダミーゲート電極409Dとn型半導体領域105Dとが電気的に接続されている。他の構成は第1の実施形態と同様である。層間絶縁膜111は絶縁膜の一例であり、導電プラグ412Dは導電プラグの一例である。
第4の実施形態に係る半導体装置400では、ダミーゲート電極409Dの電位がn型半導体領域105Dの電位と等しくなり、ダミーゲート電極409Dの下方のp型半導体領域104に反転層が形成される。従って、ダミーゲート電極409Dの下方におけるpn接合の電界をゲート電極108の下方におけるpn接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
更に、ダミーゲート電極409Dに電極パッドが設けられていないため、X方向において、ゲート電極108とダミーゲート電極409Dとの間の距離を狭めても、ゲート電極108とダミーゲート電極409Dとの間の絶縁性を確保しやすい。また、ダミーゲート電極409Dに電極パッドが設けられていないため、第2の実施形態及び第3の実施形態と比較して、面積を縮小することができる。つまり、第4の実施形態によれば、絶縁性を確保しながら、省面積化を図ることができる。
第4の実施形態に係る半導体装置400を製造する場合、ゲート電極108、ダミーゲート電極109S及びダミーゲート電極409Dを形成する際のフォトリソグラフィにて、ゲート電極108用のパターン、ダミーゲート電極109S用のパターン及びダミーゲート電極409D用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、第1の実施形態と同様に、ゲート電極108の加工精度へのパターン密度の影響を抑制することができる。
(第5の実施形態)
次に、第5の実施形態について説明する。図6Aは、第5の実施形態に係る半導体装置を示す平面図であり、図6B及び図6Cは、第5の実施形態に係る半導体装置を示す断面図である。図6Aは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図6Bは、図6A中のI-I線に沿った断面図に相当する。図6Cは、図6A中のII-II線に沿った断面図に相当する。
図6A、図6B及び図6Cに示すように、第5の実施形態に係る半導体装置500では、p型の半導体基板201上にシリコン層220が形成され、p型の半導体基板201及びシリコン層220の積層体の表層部に素子活性領域260を画定する素子分離絶縁膜202が形成されている。半導体基板201は、例えばシリコン基板である。シリコン層220は、例えば意図的な不純物の導入を行っていないi型のノンドープのシリコン層である。シリコン層220の厚さは、例えば10nm~40nmである。半導体基板201にはpチャネル型のトランジスタが形成される素子活性領域及びnチャネル型のトランジスタが形成される素子活性領域が存在するが、図6A、図6B及び図6Cには、nチャネル型のトランジスタが形成される素子活性領域260を示す。例えば、素子活性領域260の平面形状は矩形である。以下の説明において、素子活性領域260の長辺に平行な方向をX方向、短辺に平行な方向をY方向、半導体基板201の厚さ方向をZ方向とする。Y方向は第1の方向の一例である。
素子活性領域260を含むようにpウェル203が形成されている。pウェル203は、例えばp型不純物としてボロンを含有する。なお、例えば半導体基板201がp型の場合には、pウェル203を省略して、半導体基板201がp型の領域としてpウェル203を兼ねることも可能である。その場合には、pウェル203を半導体基板201と適宜読み替えることも可能である。pウェル203の上方に、Y方向に延びるゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dが形成されている。X方向において、ゲート電極208は、ダミーゲート電極209Sとダミーゲート電極209Dとの間に位置する。ゲート電極208とシリコン層220との間、ダミーゲート電極209Sとシリコン層220との間、及びダミーゲート電極209Dとシリコン層220との間にゲート絶縁膜207が形成されている。例えば、ゲート絶縁膜207の厚さは1.0nm~10.0nmであり、ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dの厚さは50nm~200nmである。ゲート絶縁膜207の材料には、例えば、酸化シリコン、窒化シリコン、酸化ハフニウム等の絶縁物を用いることができる。ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dの材料には、例えば、多結晶シリコンを用いることができる。チタン及びタングステン等の金属やこれらの窒化物をゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dの材料に用いることもできる。
ゲート電極208の両端部は素子分離絶縁膜202の上方にあり、ゲート電極208は一方の端部に電極パッド208Aを有する。電極パッド208Aは、X方向において、ゲート電極208の平面視で素子活性領域260と重なる部分よりも広がっている。ダミーゲート電極209Dの両端部は素子分離絶縁膜202の上方にあり、ダミーゲート電極209Dは電極パッド208Aと同じ側の端部に電極パッド209DAを有する。電極パッド209DAは、X方向において、ダミーゲート電極209Dの平面視で素子活性領域260と重なる部分よりも広がっている。ダミーゲート電極209Sの両端部は素子分離絶縁膜202の上方にある。本実施形態では、電極パッド208Aと電極パッド209DAとがX方向に並んでおり、Y方向において、電極パッド209DAと素子活性領域260との間の距離が、電極パッド208Aと素子活性領域260との間の距離と等しい。電極パッド208Aは第1の電極パッドの一例であり、電極パッド209DAは第2の電極パッドの一例である。
ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209DのX方向の両側に絶縁膜のスペーサ(サイドウォール)210が形成されている。pウェル203及びシリコン層220の積層体の表層部において、スペーサ210の下に第1の深さでn型半導体領域231が形成され、スペーサ210、ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dから露出する部分に、第1の深さよりも深い第2の深さでn型半導体領域232が形成されている。例えば、n型半導体領域231は第1の不純物濃度でn型不純物としてリンを含有し、n型半導体領域232は第1の不純物濃度よりも高い第2の不純物濃度でn型不純物濃度としてリンを含有する。n型半導体領域231及び232のうち、ゲート電極208とダミーゲート電極209Sとの間に位置するものがn型半導体領域205Sに含まれ、ゲート電極208とダミーゲート電極209Dとの間に位置するものがn型半導体領域205Dに含まれる。n型半導体領域231及び232のうち、ダミーゲート電極209Sと素子分離絶縁膜202との間に位置するものがn型半導体領域206Sに含まれ、ダミーゲート電極209Dと素子分離絶縁膜202との間に位置するものがn型半導体領域206Dに含まれる。n型半導体領域205Dは第1の半導体領域の一例である。
ゲート電極208の下方、ダミーゲート電極109Sの下方及びダミーゲート電極109Dの下方では、pウェル203の表層部でn型半導体領域231の間にp型半導体領域204が形成されている。p型半導体領域204は、例えばp型不純物としてボロンを含有する。p型半導体領域204はスクリーン層とよばれることがある。ゲート電極208の下方では、p型半導体領域204とゲート絶縁膜207との間にシリコン層220が位置する。ダミーゲート電極209Sの下方では、pウェル203とゲート絶縁膜207との間にシリコン層220が位置する。ダミーゲート電極209Dの下方では、pウェル203とゲート絶縁膜207との間にシリコン層220が位置する。シリコン層220は第2の半導体領域の一例であり、p型半導体領域204は第3の半導体領域の一例である。
例えば、ダミーゲート電極209S及びダミーゲート電極209Dは、少なくとも、ゲート電極208のp型半導体領域204の上方の部分の全体の側方に設けられている。例えば、X方向における、ゲート電極208とダミーゲート電極209Sとの間の距離、及びゲート電極208とダミーゲート電極209Dとの間の距離は、ゲート電極208のp型半導体領域204の上方の部分の全体にわたって一定である。ゲート電極208とダミーゲート電極209Sとの間の距離が、ゲート電極208とダミーゲート電極209Dとの間の距離と同一であっても相違していてもよい。
n型半導体領域232上にシリサイド層233が形成されている。シリサイド層233はゲート電極208、ダミーゲート電極209S及びダミーゲート電極209D上にも形成されている。シリサイド層233は、例えばコバルト、ニッケル、タングステン又はチタンのシリサイド層である。
半導体基板201及びシリコン層220上にスペーサ210及びシリサイド層233を覆うように層間絶縁膜211が形成されている。層間絶縁膜211に、n型半導体領域205S上のシリサイド層233に到達するコンタクトホールと、n型半導体領域205D上のシリサイド層233に到達するコンタクトホールとが形成されている。層間絶縁膜211に、電極パッド208A上のシリサイド層233に到達するコンタクトホールと、電極パッド209DA上のシリサイド層233に到達するコンタクトホールとが形成されている。n型半導体領域205S上のシリサイド層233に到達するコンタクトホール内に導電プラグ212Sが埋め込まれ、n型半導体領域205D上のシリサイド層233に到達するコンタクトホール内に導電プラグ212Dが埋め込まれている。電極パッド208A上のシリサイド層233に到達するコンタクトホール内に導電プラグ213が埋め込まれ、電極パッド209DA上のシリサイド層233に到達するコンタクトホール内に導電プラグ213Dが埋め込まれている。導電プラグ212S、212D、213及び213Dは、例えばタングステンプラグである。層間絶縁膜211上に、導電プラグ212Sに接続される配線214Sと、導電プラグ213に接続される配線215とが形成されている。層間絶縁膜211上に、導電プラグ212D及び導電プラグ213Dに接続される配線214Dが形成されている。すなわち、配線214Dを介して、ダミーゲート電極209Dとn型半導体領域205Dとが電気的に接続されている。配線214Dは導電体の一例である。
例えば、配線215を介してゲート電極208に信号が印加される。また、配線214Dに、ゲート電極208を含むトランジスタのドレイン電圧が印加され、配線214Sに、ゲート電極208を含むトランジスタのソース電圧が印加される。例えば、n型半導体領域206S及び206Dの電位はフローティングとされる。
第5の実施形態に係る半導体装置500では、上記のように、配線214Dを介して、ダミーゲート電極209Dとn型半導体領域205Dとが電気的に接続されている。このため、ダミーゲート電極209Dの電位がn型半導体領域205Dの電位と等しくなり、ダミーゲート電極209Dの下方のp型半導体領域204に反転層が形成される。従って、ダミーゲート電極209Dの下方におけるpn接合の電界をゲート電極208の下方におけるpn接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
例えば、ドレイン電圧は0.5Vであり、ソース電圧は0Vであり、半導体基板201を介してpウェル203に-0.5Vのバイアス電圧が印加される。この状態で、ゲート電極208の電位が0Vとなったときの接合リーク電流を抑制することができる。負のバイアス電圧を印加することで、ソースとドレインとの間のサブスレッショルドリーク電流を低減することができる。
また、ゲート電極208の下方でゲート絶縁膜207の下に、ノンドープで不純物濃度が極めて低いシリコン層220が設けられているため、不純物のランダムばらつきによる特性のばらつきを抑制することができる。
次に、第5の実施形態に係る半導体装置500の製造方法について説明する。図7A~図7Fは、第5の実施形態に係る半導体装置の製造方法を示す断面図である。図7A~図7Fには、図6A中のI-I線に沿った断面図に相当する部分を示す。
先ず、図7Aに示すように、半導体基板201の表層部にpウェル203を形成する。pウェル203は、例えば、pウェル203を形成する予定の領域を開口するフォトレジストのマスク(図示せず)を半導体基板201上に形成し、このマスクを用いてp型不純物をイオン注入することで形成することができる。例えば、エネルギを100keV~300keV、ドーズ量を1.0×1013cm-2~3.0×1014cm-2として、p型不純物としてボロンをイオン注入する。p型不純物のイオン注入後にマスクを除去する。なお、例えば半導体基板201がp型の場合であって、所望の濃度を有する場合には、pウェル203の形成を省略して、半導体基板201がp型の領域としてpウェル203を兼ねることも可能である。その場合には、pウェル203を半導体基板201と適宜読み替えることも可能である。
次いで、同じく図7Aに示すように、p型半導体領域204を形成する領域を開口するフォトレジストのマスク(図示せず)を半導体基板201上に形成し、このマスクを用いてp型不純物をイオン注入することでpウェル203の表層部にp型半導体領域204を形成する。例えば、エネルギを0.3keV~20keV、ドーズ量を1.0×1012cm-2~1.0×1014cm-2として、p型不純物としてボロンをイオン注入する。エネルギを3keV~30keV、ドーズ量を1.0×1012cm-2~1.0×1014cm-2として、p型不純物としてBFをイオン注入してもよい。p型不純物のイオン注入後にマスクを除去する。
その後、図7Bに示すように、半導体基板201上にシリコン層220を形成する。シリコン層220は、例えばエピタキシャル成長により形成することができる。なお、シリコン層220は製造工程を経る過程で、他の不純物領域からの不純物の拡散によって、意図せずに不純物濃度が上がることがあり得る。しかしながら、例えばシリコン層220の不純物濃度は、1.0×1017cm-3以下程度になっていればよい。この観点で、シリコン層220は意図的な不純物の導入を行っていないi型のノンドープのシリコン層である。続いて、半導体基板201及びシリコン層220の積層体の表層部に、素子活性領域260を画定する素子分離絶縁膜202を形成する。素子分離絶縁膜202は、例えばSTI法により形成することができる。
続いて、図7Cに示すように、ゲート絶縁膜207、ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dを形成する。例えば、半導体基板201上に、絶縁膜及びポリシリコン膜を形成し、これらをフォトリソグラフィ及びエッチングにより加工することで、ゲート絶縁膜207、ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dを形成することができる。フォトリソグラフィでは、ゲート電極208用のパターン、ダミーゲート電極209S用のパターン及びダミーゲート電極209D用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。ゲート電極208用のパターンは電極パッド208A用のパターンを含み、ダミーゲート電極209D用のパターンは電極パッド209DA用のパターンを含む。
次いで、図7Dに示すように、素子活性領域260内で、ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dをマスクとして用いてn型不純物をイオン注入することで第1の不純物濃度のn型半導体領域231を形成する。例えば、エネルギを5keV~20keV、ドーズ量を1.0×1013cm-2~1.0×1015cm-2として、n型不純物としてリンをイオン注入する。
その後、図7Eに示すように、ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dの両側に絶縁膜のスペーサ210を形成する。続いて、素子活性領域260内で、スペーサ210、ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dをマスクとして用いてn型不純物をイオン注入することで第1の不純物濃度より高い第2の不純物濃度のn型半導体領域232をn型半導体領域231よりも深く形成する。例えば、エネルギを5keV~30keV、ドーズ量を1.0×1015cm-2~3.0×1016cm-2として、n型不純物としてリンをイオン注入する。平面視で、ゲート電極208とダミーゲート電極209Sとの間に位置するn型半導体領域231及び232がn型半導体領域205Sを構成し、ゲート電極208とダミーゲート電極209Dとの間に位置するn型半導体領域231及び232がn型半導体領域205Dを構成する。平面視で、ダミーゲート電極209Sのゲート電極208とは反対側に位置するn型半導体領域231及び232がn型半導体領域206Sを構成し、ダミーゲート電極209Dのゲート電極208とは反対側に位置するn型半導体領域231及び232がn型半導体領域206Dを構成する。
次いで、図7Fに示すように、n型半導体領域232、ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209D上にシリサイド層233を形成する。その後、半導体基板201及びシリコン層220上に層間絶縁膜211を形成し、その表面をCMP法等により平坦化する。続いて、層間絶縁膜211に、n型半導体領域205S上のシリサイド層233に到達するコンタクトホールと、n型半導体領域205D上のシリサイド層233に到達するコンタクトホールと、電極パッド208A上のシリサイド層233に到達するコンタクトホールと、電極パッド209DA上のシリサイド層233に到達するコンタクトホールとを形成する。そして、これらコンタクトホール内に導電膜を形成する。この結果、n型半導体領域205S上のシリサイド層233に接続される導電プラグ212Sと、n型半導体領域205D上のシリサイド層233に接続される導電プラグ212Dと、電極パッド208A上のシリサイド層233に接続される導電プラグ213(図6A参照)と、電極パッド209DA上のシリサイド層233に接続される導電プラグ213D(図6A及び図6C参照)とが形成される。次いで、層間絶縁膜211上に、導電プラグ212Sに接続される配線214Sと、導電プラグ213に接続される配線215と、導電プラグ212D及び導電プラグ213Dに接続される配線214Dとを形成する。
そして、必要に応じて上層の配線等を形成して、半導体装置500を完成させる。
この製造方法では、ゲート電極208、ダミーゲート電極209S及びダミーゲート電極209Dを形成する際のフォトリソグラフィにて、ゲート電極208用のパターン、ダミーゲート電極209S用のパターン及びダミーゲート電極209D用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。このため、実際に動作させるトランジスタのゲート電極208をパターン密度が低い領域に形成する場合であっても、ダミーゲート電極209S用のパターン及びダミーゲート電極209D用のパターンによりパターン密度を補い、露光マスクのパターン密度の均一性を高めることができる。従って、ゲート電極208の加工精度へのパターン密度の影響を抑制することができる。
第5の実施形態のように、シリコン層及びp型半導体領域(スクリーン層)を含む構造を、第2の実施形態、第3の実施形態又は第4の実施形態に適用してもよい。
(第6の実施形態)
次に、第6の実施形態について説明する。図8Aは、第6の実施形態に係る半導体装置を示す平面図であり、図8B及び図8Cは、第6の実施形態に係る半導体装置を示す断面図である。図8Aは、主として、素子分離絶縁膜、ソース・ドレインの半導体領域、電極及び配線の位置関係を示す。図8Bは、図8A中のI-I線に沿った断面図に相当する。図8Cは、図8A中のII-II線に沿った断面図に相当する。
第1の実施形態では、ダミーゲート電極109Sとダミーゲート電極109Dの間に1本のゲート電極108が設けられている。これに対し、第6の実施形態に係る半導体装置600では、図8A、図8B及び図8Cに示すように、2本のダミーゲート電極109の間に複数本、例えば4本のゲート電極108が設けられている。4本のゲート電極108の間隔は一定であり、4本のゲート電極108の間でゲート長は同一である。ゲート電極108とpウェル103との間、及びダミーゲート電極109とpウェル103との間にゲート絶縁膜107が形成されている。ダミーゲート電極109の両端部は素子分離絶縁膜102の上方にあり、ダミーゲート電極109は電極パッド108Aと同じ側の端部に電極パッド109Aを有する。電極パッド109Aは、X方向において、ダミーゲート電極109の平面視で素子活性領域160と重なる部分よりも広がっている。本実施形態では、電極パッド108Aと電極パッド109AとがX方向に並んでおり、Y方向において、電極パッド109Aと素子活性領域160との間の距離が、電極パッド108Aと素子活性領域160との間の距離と等しい。
ゲート電極108及びダミーゲート電極109のX方向の両側に絶縁膜のスペーサ(サイドウォール)110が形成されている。pウェル103の表層部において、スペーサ110の下に第1の深さでn型半導体領域131が形成され、スペーサ110、ゲート電極108、ダミーゲート電極109から露出する部分に、第1の深さよりも深い第2の深さでn型半導体領域132が形成されている。n型半導体領域131及び132のうち、ゲート電極108とダミーゲート電極109との間に位置するものがn型半導体領域105に含まれ、n型半導体領域131及び132のうち、ダミーゲート電極109と素子分離絶縁膜102との間に位置するものがn型半導体領域106に含まれる。
ゲート電極108の下方及びダミーゲート電極109の下方では、pウェル103の表層部でn型半導体領域131の間にp型半導体領域104が形成されている。
例えば、ダミーゲート電極109は、少なくとも、ゲート電極108のp型半導体領域104の上方の部分の全体の側方に設けられている。例えば、X方向における、ゲート電極108とダミーゲート電極109との間の距離は、ゲート電極108のp型半導体領域104の上方の部分の全体にわたって一定である。ゲート電極108と一方のダミーゲート電極109との間の距離が、ゲート電極108と他方のダミーゲート電極109との間の距離と同一であっても相違していてもよい。
n型半導体領域132上にシリサイド層133が形成されている。シリサイド層133はゲート電極108、ダミーゲート電極109上にも形成されている。
半導体基板101上にスペーサ110及びシリサイド層133を覆うように層間絶縁膜111が形成されている。層間絶縁膜111に、n型半導体領域105上のシリサイド層133に到達するコンタクトホールと、電極パッド108A上のシリサイド層133に到達するコンタクトホールと、電極パッド109A上のシリサイド層133に到達するコンタクトホールとが形成されている。n型半導体領域105上のシリサイド層133に到達するコンタクトホール内に導電プラグ112が埋め込まれ、電極パッド108A上のシリサイド層133に到達するコンタクトホール内に導電プラグ113が埋め込まれ、電極パッド109A上のシリサイド層133に到達するコンタクトホール内に導電プラグ113Aが埋め込まれている。導電プラグ112、113及び113Aは、例えばタングステンプラグである。層間絶縁膜111上に、個々に導電プラグ113に接続される複数の配線115が形成されている。層間絶縁膜111上に、X方向で隣り合う2本のゲート電極108の間に位置する導電プラグ112に接続される複数の配線114が形成されている。層間絶縁膜111上に、X方向で隣り合うゲート電極108とダミーゲート電極109との間に位置する導電プラグ112(112A)と当該ダミーゲート電極109上の導電プラグ113Aとに接続される2本の配線114Aが形成されている。すなわち、配線114Aを介して、ダミーゲート電極109と、X方向で隣り合うゲート電極108とダミーゲート電極109との間に位置するn型半導体領域105(105A)とが電気的に接続されている。他の構成は第1の実施形態と同様である。
第6の実施形態に係る半導体装置600では、上記のように、配線114Aを介して、ダミーゲート電極109とn型半導体領域105Aとが電気的に接続されている。このため、ダミーゲート電極109の電位がn型半導体領域105Aの電位と等しくなり、ダミーゲート電極109の下方のp型半導体領域104に反転層が形成される。従って、ダミーゲート電極109の下方におけるpn接合の電界をゲート電極108の下方におけるpn接合の電界よりも緩和することができ、接合リーク電流を抑制することができる。
半導体装置600の製造方法では、ゲート電極108及びダミーゲート電極109を形成する際のフォトリソグラフィでは、ゲート電極108用のパターン及びダミーゲート電極109用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び現像を行う。この製造方法によれば4本のゲート電極108の間でゲート長に良好な均一性を得ることができる。露光マスクの各ゲート電極108の周辺のパターン密度の均一性が高いからである。
2本のダミーゲート電極の間に複数本のゲート電極が設けられる構造を、第2の実施形態、第3の実施形態、第4の実施形態又は第5の実施形態に適用してもよい。
本開示において不純物は特に限定されず、例えば、n型不純物としてヒ素(As)又はアンチモン(Sb)を用いてもよく、p型不純物としてインジウム(In)又はアルミニウム(Al)を用いてもよい。また、本開示を適用できるトランジスタの導電型は特に限定されず、pチャネル型のトランジスタに本開示を適用してもよい。
本開示において、ゲート電極上のシリサイド層は当該ゲート電極の一部とみなすことができ、ダミーゲート電極上のシリサイド層は当該ダミーゲート電極の一部とみなすことができ、不純物領域上のシリサイド層は当該不純物領域の一部とみなすことができる。
以下、本開示の諸態様を付記としてまとめて記載する。
(付記1)
半導体基板と、
前記半導体基板の上方に設けられ、第1の方向に延びるゲート電極と、
前記半導体基板の上方に前記ゲート電極から離間して設けられ、前記第1の方向に延びるダミーゲート電極と、
前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に設けられた第1導電型の第1の半導体領域と、
前記第1の半導体領域と前記ダミーゲート電極とを電気的に接続する導電体と、
を有することを特徴とする半導体装置。
(付記2)
前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第1の半導体領域の上方の部分の全体の側方に設けられていることを特徴とする付記1に記載の半導体装置。
(付記3)
前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第1の半導体領域の上方の部分の全体にわたって一定であることを特徴とする付記1又は2に記載の半導体装置。
(付記4)
前記ゲート電極及び前記ダミーゲート電極を覆う絶縁膜を有し、
前記導電体は、前記絶縁膜に形成されたコンタクトホール内に形成され、前記第1の半導体領域の上面及び前記ダミーゲート電極の上面に連続的に接し、かつ電気的に接続された導電プラグを有することを特徴とする付記1乃至3のいずれか1項に記載の半導体装置。
(付記5)
前記導電プラグは平面視で前記第1の方向に直交する第2の方向の長さが前記第1の方向の長さよりも長い形状を有することを特徴とする付記4に記載の半導体装置。
(付記6)
前記半導体基板の表層部に設けられ、素子活性領域を画定する素子分離領域を有し、
前記ゲート電極は、前記素子分離領域の上方に位置する第1の電極パッドを有し、
前記ダミーゲート電極は、前記素子分離領域の上方に位置する第2の電極パッドを有し、
前記第1の電極パッドと前記第2の電極パッドとは、前記第1の方向において、前記素子活性領域からみて逆側に位置することを特徴とする付記1乃至5のいずれか1項に記載の半導体装置。
(付記7)
前記半導体基板の表層部に設けられ、素子活性領域を画定する素子分離領域を有し、
前記ゲート電極は、前記素子分離領域の上方に位置する第1の電極パッドを有し、
前記ダミーゲート電極は、前記素子分離領域の上方に位置する第2の電極パッドを有し、
前記第1の電極パッドと前記第2の電極パッドとは、前記第1の方向において、前記素子活性領域からみて同じ側に位置することを特徴とする付記1乃至5のいずれか1項に記載の半導体装置。
(付記8)
前記第1の電極パッドと前記素子活性領域との間の距離と、前記第2の電極パッドと前記素子活性領域との間の距離とが相違していることを特徴とする付記7に記載の半導体装置。
(付記9)
前記ゲート電極の下方で、前記半導体基板の表層部に設けられたノンドープの第2の半導体領域と、
前記第2の半導体領域の下に設けられた第2導電型の第3の半導体領域と、
を有することを特徴とする付記1乃至8のいずれか1項に記載の半導体装置。
(付記10)
前記ダミーゲート電極が2本設けられ、
前記ゲート電極は2本の前記ダミーゲート電極の間に設けられていることを特徴とする付記1乃至9のいずれか1項に記載の半導体装置。
(付記11)
2本以上の前記ゲート電極が2本の前記ダミーゲート電極の間に設けられていることを特徴とする付記10に記載の半導体装置。
(付記12)
半導体基板の上方に、第1の方向に延びるゲート電極と、
前記半導体基板の上方に前記ゲート電極から離間して、前記第1の方向に延びるダミーゲート電極を形成する工程と、
前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に第1導電型の第1の半導体領域を形成する工程と、
前記第1の半導体領域と前記ダミーゲート電極とを電気的に接続する導電体を形成する工程と、
を有し、
前記ゲート電極を形成する工程及び前記ダミーゲート電極を形成する工程は、前記ゲート電極用のパターン及び前記ダミーゲート電極用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び前記フォトレジストの現像を行う工程を有することを特徴とする半導体装置の製造方法。
(付記13)
前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第1の半導体領域の上方の部分の全体の側方に形成することを特徴とする付記12に記載の半導体装置の製造方法。
(付記14)
前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第1の半導体領域の上方の部分の全体にわたって一定であることを特徴とする付記12又は13に記載の半導体装置の製造方法。
(付記15)
前記ゲート電極及び前記ダミーゲート電極を覆う絶縁膜を形成する工程を有し、
前記導電体を形成する工程は、
前記絶縁膜にコンタクトホールを形成する工程と、
前記コンタクトホール内に前記第1の半導体領域及び前記ダミーゲート電極に電気的に接続される導電プラグを形成する工程と、
を有することを特徴とする付記12乃至14のいずれか1項に記載の半導体装置の製造方法。
(付記16)
前記ゲート電極の下方で、前記半導体基板の表層部にノンドープの第2の半導体領域を形成する工程と、
前記第2の半導体領域の下に第2導電型の第3の半導体領域を形成する工程と、
を有することを特徴とする付記12乃至15のいずれか1項に記載の半導体装置の製造方法。
100、200、300、400、500、600:半導体装置
101、201:半導体基板
102、202:素子分離絶縁膜
103、203:pウェル
104、204:p型半導体領域
105、105A、105D、105S、106、106D、106S、205D、205S、206D、206S:n型半導体領域
108、208:ゲート電極
108A、109A、109DA、209DA:電極パッド
109、109D、109S、209D、209S、409D:ダミーゲート電極
112、112A、112D、112S、113、113A、113D、212S、212D、412D:導電プラグ
114A、114S、114D、214S、214D、414D:配線
220:シリコン層

Claims (12)

  1. 半導体基板と、
    前記半導体基板の上方に設けられ、第1の方向に延びるゲート電極と、
    前記半導体基板の上方に前記ゲート電極から離間して設けられ、前記第1の方向に延びる第1のダミーゲート電極と、
    前記半導体基板内で、前記第1のダミーゲート電極の下方に設けられた第1導電型の第1の半導体領域と、
    前記ゲート電極と前記第1のダミーゲート電極との間で前記半導体基板の表層部に設けられた、前記第1導電型とは異なる導電型の第の半導体領域と、
    前記第の半導体領域と前記第1のダミーゲート電極とを電気的に接続する導電体と、
    を有することを特徴とする半導体装置。
  2. 第1の電圧が前記第1の半導体領域に印加され、第2の電圧がn導電型である前記第2の半導体領域に印加され、前記第2の電圧は前記第1の電圧よりも高い、又は
    第3の電圧が前記第1の半導体領域に印加され、第4の電圧がp導電型である前記第2の半導体領域に印加され、前記第4の電圧は前記第3の電圧よりも低いことを特徴とする請求項1に記載の半導体装置。
  3. 前記半導体基板の上方に前記ゲート電極から離間して且つ前記第1のダミーゲート電極の反対側に設けられ、前記第1の方向に延びる第2のダミーゲート電極と、
    前記ゲート電極と前記第2のダミーゲート電極との間で前記半導体基板の表層部に設けられた前記第2導電型の第3の半導体領域と、をさらに有しており、
    前記第3の半導体領域は、前記第2のダミーゲート電極から電気的に分離されることを特徴とする請求項1又は2に記載の半導体装置。
  4. 前記第1のダミーゲート電極は、少なくとも、前記ゲート電極の前記第の半導体領域の上方の部分の全体の側方に設けられていることを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。
  5. 前記ゲート電極と前記第1のダミーゲート電極との間の距離が、前記ゲート電極の前記第の半導体領域の上方の部分の全体にわたって一定であることを特徴とする請求項1乃至4のいずれか1項に記載の半導体装置。
  6. 前記ゲート電極及び前記第1のダミーゲート電極を覆う絶縁膜を有し、
    前記導電体は、前記絶縁膜に形成されたコンタクトホール内に形成され、前記第の半導体領域の上面及び前記第1のダミーゲート電極の上面に連続的に接し、かつ電気的に接続された導電プラグを有することを特徴とする請求項1乃至のいずれか1項に記載の半導体装置。
  7. 前記ゲート電極の下方で、前記半導体基板の表層部に設けられたノンドープの第の半導体領域と、
    前記第の半導体領域の下に設けられた前記第導電型の第の半導体領域と、
    を有することを特徴とする請求項1乃至のいずれか1項に記載の半導体装置。
  8. 半導体基板の上方に、第1の方向に延びるゲート電極と、
    前記半導体基板の上方に前記ゲート電極から離間して、前記第1の方向に延びるダミーゲート電極を形成する工程と、
    前記半導体基板内で、前記ダミーゲート電極の下方に第1導電型の第1の半導体領域を形成する工程と、
    前記ゲート電極と前記ダミーゲート電極との間で前記半導体基板の表層部に、前記第1導電型とは異なる導電型の第の半導体領域を形成する工程と、
    前記第の半導体領域と前記ダミーゲート電極とを電気的に接続する導電体を形成する工程と、
    を有し、
    前記ゲート電極を形成する工程及び前記ダミーゲート電極を形成する工程は、前記ゲート電極用のパターン及び前記ダミーゲート電極用のパターンが形成された一つの露光マスクを用いたフォトレジストの露光及び前記フォトレジストの現像を行う工程を有することを特徴とする半導体装置の製造方法。
  9. 前記ダミーゲート電極は、少なくとも、前記ゲート電極の前記第の半導体領域の上方の部分の全体の側方に形成することを特徴とする請求項に記載の半導体装置の製造方法。
  10. 前記ゲート電極と前記ダミーゲート電極との間の距離が、前記ゲート電極の前記第の半導体領域の上方の部分の全体にわたって一定であることを特徴とする請求項又はに記載の半導体装置の製造方法。
  11. 前記ゲート電極及び前記ダミーゲート電極を覆う絶縁膜を形成する工程を有し、
    前記導電体を形成する工程は、
    前記絶縁膜にコンタクトホールを形成する工程と、
    前記コンタクトホール内に前記第1の半導体領域及び前記ダミーゲート電極に電気的に接続される導電プラグを形成する工程と、
    を有することを特徴とする請求項乃至10のいずれか1項に記載の半導体装置の製造方法。
  12. 前記ゲート電極の下方で、前記半導体基板の表層部にノンドープの第の半導体領域を形成する工程と、
    前記第の半導体領域の下に前記第導電型の第4の半導体領域を形成する工程と、
    を有することを特徴とする請求項乃至11のいずれか1項に記載の半導体装置の製造方法。
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