CN107180871B - 半导体器件 - Google Patents

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Abstract

本发明实施例提供了一种半导体器件，能够高电压工作。其中该半导体器件包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中并且具有第二导电类型；第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中并且与该第一掺杂区分开，同时具有该第二导电类型；以及于该第一和第二掺杂区之间形成的第一、第二和第三栅极结构；其中该第一栅极结构相邻于该第一掺杂区；该第二栅极结构与该第一栅极结构的一部分以及该第一阱掺杂区的一部分重叠；该第三栅极结构位于该第二栅极结构旁；其中，避免有任何栅极结构和硅化物形成于该第一阱掺杂区的顶面中位于该第二和第三栅极结构之间的部分上。

Description

半导体器件
技术领域
本发明涉及集成电路(Integrated Circuit，IC)领域，尤其涉及一种能够高电压(高压)工作的半导体器件。
背景技术
近年来，随着对高压器件(诸如功率半导体器件)的需求增加，业界对应用于高压器件中的HV MOSFET(High-Voltage Metal-Oxide-Semiconductor Field EffectTransistors，高电压金属氧化物半导体场效应晶体管)的研究已越来越有兴趣。
在各种类型的HV MOSFET中，一般经常使用诸如LDMOS(Lateral Double DiffusedMetal-Oxide-Semiconductor，横向扩散金属氧化物半导体)等半导体器件。
但是，随着半导体制造技术的发展，用于高压器件的HV MOSFET的崩溃电压(breakdown voltage)需要进一步加强。如此，由于持续对高压器件的半导体制造的需要，因此需要可靠的具有增强的崩溃电压的高压MOSFET来满足设备性能要求，该高压MOSFET用于高压器件。
发明内容
有鉴于此，本发明实施例提供了一种半导体器件，能够高压工作，并且在制造时，无需增加额外的掩膜。
本发明实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中并且具有第二导电类型，该第一和第二导电类型为相反的导电类型；第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中并且与该第一掺杂区分开，同时具有该第二导电类型；以及于该第一和第二掺杂区之间形成的第一、第二和第三栅极结构；其中，该第一栅极结构位于该第一阱掺杂区上并且相邻于该第一掺杂区；其中，该第二栅极结构与该第一栅极结构的一部分以及该第一阱掺杂区的一部分重叠；其中，该第三栅极结构位于该第二栅极结构旁；其中，避免有任何栅极结构和硅化物形成于该第一阱掺杂区的顶面中位于该第二和第三栅极结构之间的部分上。
其中，该第一栅极结构的顶面所在的水平面介于该第三栅极结构的平坦的顶面和平坦的底面之间。
其中，进一步包括：第二阱掺杂区，形成于该第一阱掺杂区中并且具有该第一导电类型；其中，该第一掺杂区形成于该第二阱掺杂区中，该第一栅极结构形成为与该第二阱掺杂区的一部分和该第一阱掺杂区的一部分重叠。
其中，该第二栅极结构电性耦接至该第一栅极结构，该第三栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，该第二掺杂区电性耦接至漏极电源电压。
其中，没有任何栅极结构覆盖该第三栅极结构。
其中，该第二栅极结构具有第一底面和第二底面，其中该第一底面与该第一栅极结构接触，该第二底面与该第三栅极结构的底面对齐。
其中，进一步包括：第四栅极结构，位于该第一阱掺杂区上并且相邻于第二掺杂区；其中，该第三栅极结构与该第四栅极结构的一部分重叠。
其中，该第二栅极结构电性耦接至该第一栅极结构；该第三栅极结构电性耦接至该第一栅极结构；该第四栅极结构电性浮接；该第一掺杂区电性耦接至参考电压；以及该第二掺杂区电性耦接至漏极电源电压。
其中，该第三栅极结构具有第三底面和第四底面，其中该第三底面接触该第四栅极结构并且对齐于该第一底面，该第四底面对齐该第二底面和该第四栅极结构的底面。
其中，该第四栅极结构的顶面与该第一栅极结构的顶面对齐。
本发明实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中，并且具有第二导电类型，该第一和第二导电类型为相反的导电类型；第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并且具有该第二导电类型；以及形成于该第一掺杂区和第二掺杂区之间的第一、第二和第三栅极结构；其中，该第一栅极结构位于该第一阱掺杂区上并且相邻于该第一掺杂区；其中，该第二栅极结构与该第一栅极结构的一部分重叠；其中，该第三栅极结构位于该第二栅极结构旁；其中，该第二栅极结构具有第一侧壁和相对于该第一侧壁的第二侧壁，该第一侧壁直接设置于该第一栅极结构的顶面上，该第二侧壁直接设置于该第一阱掺杂区上；其中，该第三栅极结构具有第三侧壁，位于该第二侧壁旁，并且该第三侧壁直接设置于该第一阱掺杂区上；其中，没有任何栅极结构及硅化物形成于该第二侧壁和该第三侧壁之间。
其中，该第三栅极结构具有相对于该第三侧壁的第四侧壁，并且该第四侧壁相邻于该第二掺杂区或者设置在该第二掺杂区上。
其中，该第二栅极结构电性耦接至该第一栅极结构，该第三栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，以及该第二掺杂区电性耦接至漏极电源电压。
其中，进一步包括：第四栅极结构，形成于该第一阱掺杂区上，并且相邻于该第二掺杂区；其中，该第三栅极结构的相对于该第三侧壁的第四侧壁直接设置于该第四栅极结构的顶面上。
其中，该第二栅极结构电性耦接至该第一栅极结构，该第三栅极结构电性耦接至该第一栅极结构，该第四栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，以及该第二掺杂区电性耦接至漏极电源电压。
本发明实施例提供了一种半导体器件，包括：半导体基底，具有第一导电类型；第一阱掺杂区，形成于该半导体基底中并且具有第二导电类型，该第一和第二导电类型互为相反的导电类型；源极掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；漏极掺杂区，形成于该第一阱掺杂区中，并且与该源极掺杂区分开，同时具有该第二导电类型；栅极结构，形成于该第一阱掺杂区上并且相邻于该源极掺杂区；第一场板栅极结构，形成为与该第一栅极结构的一部分重叠，并且电性耦接至该栅极结构；以及第二场板栅极结构，与该第一场板栅极结构隔开；其中，该第一场板栅极结构具有第一底角，该第一底角位于该第二场板栅极结构旁并且低于该栅极结构的顶面；其中，该第二场板栅极结构具有第二底角，位于该第一底角旁并对齐该第一底角，其中该第一底角和该第二底角没有与任何硅化物和栅极结构接触。
其中，该第二场板栅极结构与该栅极结构、该第一场板栅极结构、该第一掺杂区及该第二掺杂区电性隔离。
其中，进一步包括：假性栅极结构，由该第二场板栅极结构覆盖并且延伸至该第二掺杂区；其中，该假性栅极结构的顶面对齐该栅极结构的顶面。
其中，该第一场板栅极结构电性耦接至该栅极结构，该第二场板栅极结构电性耦接该栅极结构，该假性栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，以及该第二掺杂区电性耦接至漏极电源电压。
本发明实施例的有益效果是：
本发明实施例的半导体器件，利用至少两个栅极(如场板栅极)结构来延伸该半导体器件的栅极结构与漏极掺杂区之间的横向距离，从而提高该半导体器件的工作电压；同时，该两个栅极结构之间的间隔中没有形成任何硅化物和栅极结构，从而在制造该半导体器件时，无需增加额外的掩膜(mask)。
附图说明
通过阅读接下来的详细描述以及参考附图所做的示例，可以更容易地理解本发明，其中：
图1～6为根据本发明实施例的用来示意半导体器件的形成方法的各个中间阶段的剖面示意图；
图7为根据本发明一些实施例的半导体器件的剖面示意图。
具体实施方式
以下描述为实现本发明的较佳方式。该描述仅作为说明本发明一般原理的目的，而不应视为限制。本发明的范围最好通过参考权利要求来确定。
本发明实施例提供了一种半导体器件，例如功率MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)晶体管。该半导体器件利用至少两个场板栅极(fieldplate gate)结构来延伸该功率MOS晶体管的栅极结构与漏极掺杂区之间的横向距离。该横向距离沿大致平行于半导体基底的顶面的方向。将该两个场板栅极结构之间的间隔设计得足够小，以避免有任何硅化物形成于该间隔内。因此，无需形成假性栅极(dummy gate)结构来覆盖该间隔的底面以阻止硅化物的形成。接近源极掺杂区的场板栅极结构电性耦接至该功率MOS晶体管的栅极结构。接近漏极掺杂区的场板栅极结构可以电性耦接至该功率MOS晶体管的栅极结构并且与该漏极掺杂区隔开另一假性栅极结构。可选地，接近该漏极掺杂区的场板栅极结构可以电性浮接并且相邻于该漏极掺杂区。透过本发明实施例，在功率MOS晶体管的工作期间，可以在沟道区(源极掺杂区和漏极掺杂区之间的区域)观察到更加均匀的电场分布，并且得到更高的崩溃电压(breakdown voltage，BVD)。
图1～6为根据本发明实施例的用来示意半导体器件500a的形成方法的各个中间阶段的剖面示意图。由图1～6所示的方法形成的图6中所示的半导体器件500a包括：HVMOSFET，能够高压(例如100v或以上)工作。例如，该HV MOSFET可以为功率MOS晶体管。
于图1中，提供了半导体基底100。如图1所示，该半导体基底100包括：硅基底或者SiGe(锗化硅)基底。在一些实施例中，该半导体基底100包括：块状半导体(bulksemiconductor)基底，应变半导体(strained semiconductor)基底或者复合半导体(compound semiconductor)基底。该半导体基底100可以具有第一导电类型，如P型。隔离元件108分别设置在该半导体基底100的相对端部中以定义主动区，该主动区用来于其上形成该半导体器件500a。隔离元件108可以为图1所示的STI(Shallow Trench Isolation，浅沟槽隔离)元件，但是不限制于此。在一些实施例中，该隔离元件108可以为FOX(Field Oxide，场氧化物)隔离元件。该隔离元件108可以包括：诸如氧化硅等绝缘材料，但是不限制于此。
如图1所示，于半导体基底100中位于隔离元件108下方的部分中形成掺杂的掩埋区102。该掺杂的掩埋区102可以具有相反于第一导电类型的第二导电类型，例如N型。另外，在该掺杂的掩埋区102与每个隔离元件108之间形成阱掺杂区104。于半导体基底100的位于阱掺杂区104之间的部分中形成阱掺杂区106，并且该阱掺杂区106位于掺杂的掩埋区102的上方。阱掺杂区104和106可以具有第一导电类型，例如P型。于半导体基底100的位于隔离元件108、阱掺杂区104和106之间的部分中形成阱掺杂区110。该阱掺杂区110的顶面140也位于半导体基底100的顶面上。该阱掺杂区110可以具有第二导电类型，如N型。于该阱掺杂区110的一部分中形成阱掺杂区112，并且该阱掺杂区112相邻于一个隔离元件108，例如图标中左侧的隔离元件。另外，该阱掺杂区112由阱掺杂区110和隔离元件108围绕。该阱掺杂区112可以具有第一导电类型，如P型。
如图1所示，在该阱掺杂区112的一部分中形成掺杂区114，并且该掺杂区114可以具有第二导电类型，如N型。另一掺杂区116形成于该阱掺杂区110的一部分中，并且相邻于右侧的隔离元件108。该掺杂区116可以具有第二导电类型，如N型。该掺杂区114和116的掺杂浓度大于阱掺杂区110的掺杂浓度。在一些实施例中，该掺杂区114和116分别作为半导体器件500a的源极掺杂区和漏极掺杂区。
栅极结构G1形成于该阱掺杂区110上。形成的该栅极结构G1覆盖该阱掺杂区112的一部分，以及该阱掺杂区110的一部分。另外，该栅极结构G1设置为与该掺杂区114相邻。
该栅极结构G1包括：介电层118a和形成于该介电层118a上的导电层120a。在一些实施例中，该介电层118a可以包括：氧化硅、氮化硅，等等，并且厚度介于
Figure BDA0001234877970000061
(埃米)之间。该导电层120a可以包括：诸如多晶硅、金属等导电材料，并且厚度介于
Figure BDA0001234877970000062
之间。在一些实施例中，该介电层118a通过介电材料沉积工艺和接着的图案化工艺来形成。该导电层120a通过导电材料沉积工艺及接着的图案化工艺来形成。
接着，于该阱掺杂区110上共形(conformably)且完整地形成介电层122。如图2所示，该介电层122完全地覆盖阱掺杂区110的顶面140及栅极结构G1。另外，该介电层122接触该栅极结构G1(包含上述的介电层118a和上述的导电层120a)。在一些实施例中，该介电层122可以包括：氧化硅、氮化硅，等等，并且厚度可以介于大约
Figure BDA0001234877970000063
之间。该介电层122可以比介电层118a更厚。在一些实施例中，该介电层122可以作为RPO(Resist-Protection-Oxide，抗蚀刻保护氧化)层。该RPO层用来覆盖主动区中的硅化物禁止(silicide-forbidden)区，从而避免于硅化物工艺期间在该硅化物禁止区上形成硅化物。
接着，如图3所示，在该介电层122上共形且完整地形成导电层124。该导电层124完全地覆盖该介电层122的顶面141_1。在一些实施例中，该导电层124可以包括：诸如多晶硅、金属等导电材料，并且厚度可以介于大约
Figure BDA0001234877970000064
之间。该导电层124可以比导电层120a更厚。
接着，如图4所示，于该导电层124(见图3)的一部分上形成图案化的掩膜层126a和126b，其中该图案化的掩膜层126b位于该图案化的掩膜层126a旁边。在一些实施例中，通过使用用来图案化RPO层的掩膜来形成该图案化的掩膜层126a和126b。接着，执行蚀刻工艺128以移除导电层124的未被图案化的掩膜层126a和126b所覆盖的部分。如图4所示，该图案化的掩膜层126a和126b可以包括：诸如光致抗蚀剂等材料，并且该蚀刻工艺128例如可以是干式蚀刻工艺。该蚀刻工艺128停止于该介电层122上，从而形成图案化的导电层124a和124b。形成的该图案化的导电层124a与栅极结构G1的一部分重叠。另外，形成的该图案化的导电层124a和124b覆盖栅极结构G1和掺杂区116之间的阱掺杂区110。在一些实施例中，该图案化的掩膜层126a和126b之间的间隔S1可以大于或等于RPO层的设计规则所规定的最小间隔值。
接着，如图5所示，执行另一蚀刻工艺129，以移除介电层122(见图4)的未被图案化的掩膜层126a和126b所覆盖的部分。该蚀刻工艺129例如可以为干式蚀刻工艺。如图5所示，该蚀刻工艺129停止于导电层120a和半导体基底100上，从而分别形成图案化的介电层122a和122b。该图案化的介电层122a形成于图案化的导电层124a的下方。另外，该图案化的介电层122a形成于栅极结构G1的一部分上，以及阱掺杂区110的顶面140的接近栅极结构G1的一部分上。类似地，该图案化的介电层122b，位于该图案化的介电层122a旁边，并且形成于图案化的导电层124b(位于图案化的导电层124a旁)的下方。另外，该图案化的介电层122b形成于顶面140(见图3)的位于图案化的介电层122a和掺杂区116之间的部分上。
在图6中，在移除了该图案化的掩膜层126a和126b(图5所示)之后，在阱掺杂区110的顶面140上同时形成栅极结构G2和G3。在上述的工艺之后，形成了半导体器件500a。
在一些实施例中，该栅极结构G2包括：该图案化的导电层124a和该图案化的介电层122a。该栅极结构G2形成为与栅极结构G1的顶面134a的一部分重叠，以及与阱掺杂区110的一部分重叠。另外，该栅极结构G2形成为与半导体基底100的顶面140的靠近栅极结构G1的一部分重叠。该栅极结构G2的图案化的介电层122a与栅极结构G1的导电层118a接触。在一些实施例中，该栅极结构G2可以作为半导体器件500a的场板栅极结构。
在一些实施例中，栅极结构G2的底面132的第一部分132a接触该栅极结构G1的顶面134a。换言之，栅极结构G2的底面132的第一部分132a与栅极结构G1的顶面134a对齐。栅极结构G2的底面132的第二部分132b接触阱掺杂区110的顶面140。另外，栅极结构G1的顶面134a与栅极结构G2的顶面144a不共平面。在一些实施例中，栅极结构G2覆盖其下的栅极结构G1的20％～80％的顶面134a，其中该栅极结构G1包括：上述的导电层120a和上述的介电层118a。
在一些实施例中，该栅极结构G2包括：第一侧壁141和第二侧壁142，其中该第二侧壁142相对于该第一侧壁141。该第一侧壁141，接近栅极结构G1，直接设置在该栅极结构G1的顶面134a上；以及该第二侧壁142，远离该栅极结构G1，直接设置在阱掺杂区110上，如图6所示。
在一些实施例中，该栅极结构G3也可以作为半导体器件500a的场板栅极结构。该栅极结构G3包括：图案化的导电层124b和图案化的介电层122b。该栅极结构G3在该栅极结构G2的旁边形成并且接近掺杂区116。在本实施例中，该栅极结构G3形成为靠近掺杂区116，而没有覆盖任何栅极结构。该栅极结构G3具有平坦的顶面138和平坦的底面136。在本实施例中，栅极结构G1的顶面134a沿着大致垂直于阱掺杂区110的顶面140的方向，定位在栅极结构G3的平坦的顶面138和平坦的底面136之间。
如图6所示，该栅极结构G3具有第三侧壁144和相对于该第三侧壁144的第四侧壁146。该栅极结构G3的第三侧壁144形成为与第二侧壁142相邻，并且直接设置在阱掺杂区110上。形成的第四侧壁146与第二掺杂区116相邻。
如图6所示，栅极结构G2和G3的间隔基本上与间隔S1相同。在一些实施例中，栅极结构G2和G3的间隔S1设计得足够小，以避免任何硅化物形成于该间隔中。因此，间隔S1的最小值与设计规则定义的RPO层的最小间隔相同。在一些实施例中，该间隔S1的范围大约为0.4μm(微米)～0.8μm。在其他的一些实施例中，该间隔S1的范围大约为0.5μm～0.6μm。因此，阱掺杂区110的顶面140中位于栅极结构G2和G3之间的部分(从间隔S1露出)避免任何栅极结构以及任何硅化物形成于其上。换言之，间隔S1小至使得没有硅化物可以形成于栅极结构G2的第二侧壁142和栅极结构G3的第三侧壁144之间。因此，无需形成假性栅极结构来覆盖间隔S1的底面。
需要注意的是，栅极结构G2的底面132的第二部分132b形成为不覆盖任何假性栅极结构。栅极结构G3的平坦的底面136形成为不覆盖任何的假性栅极结构。因此，栅极结构G2的底角(bottom corner)150和栅极结构G3的底角152(靠近底角150)设置为低于栅极结构G1的顶面。
尽管阱掺杂区110的顶面140中位于掺杂区114和116之间的部分(也作为半导体器件500a的沟道区的顶面)由栅极结构G1、G2和G3部分地覆盖，但是栅极结构G2和G3之间小的间隔S1可以防止在阱掺杂区110的顶面140(由间隔S1露出)上形成硅化物。也就是说，阱掺杂区110的顶面140中位于掺杂区114和116之间的部分可以避免任何硅化物形成于其上。
如图6所示，为了便于说明提供至半导体器件500a的电势，导电触点(conductivecontact)128a和128b以及导电线130可以进一步提供至半导体器件500a。该导电触点128a连接至栅极结构G1的导电层120a。该导电触点128b连接至栅极结构G2的导电层124a。在一些实施例中，该导电触点128a和128b连接至导电线130，使得栅极结构G2电性耦接至栅极结构G1。可以在半导体器件500a的工作期间，向栅极结构G2和G3提供相等的电势，其中栅极结构G1包括：导电层120a和介电层118a，栅极结构G2包括：图案化的导电层124a和图案化的介电层122a。栅极结构G1和G2可以组合以起半导体器件500a的能够高压工作的组合栅极的功能。因此，栅极结构G2可以作为延伸的栅极结构以降低表面电场以及增加半导体器件500a的通态电流。
在一些其他的实施例中，该栅极结构G2电性耦接至掺杂区114(即半导体器件500a的源极掺杂区)，而非栅极结构G1。换言之，栅极结构G2电性耦接至参考电势VSS以增加半导体器件500a的转换速度。
在一些实施例中，导电触点128a和128b可以包括：诸如钨、铜等导电材料，并且导电线130a可以包括：诸如钨、铜等材料。
在一些实施例中，栅极结构G3是电性浮接的。换言之，栅极结构G3与栅极结构G1、栅极(场板栅极)结构G2、掺杂区114和掺杂区116电性隔离。因此。栅极结构G3(场板栅极结构)可以作为假性栅极结构。另外，掺杂区114(作为半导体器件500a的源极掺杂区)电性耦接至参考电势VSS。掺杂区116(作为半导体器件500a的漏极掺杂区)电性耦接至漏极电源电压VDD。
在本实施例中，栅极结构G2通过栅极结构G3来脱离掺杂区116，以改善半导体器件500a的崩溃电压。另外，栅极结构G2和G3之间的间隔S1设计为足够小以阻止在掺杂区114和116之间的沟道区上形成不期望的硅化物。
图7为根据本发明实施例的半导体器件500b的剖面示意图。以下实施例的元件，有相同或者类似于先前已参考图1～6描述了的，出于简洁而不再重复。半导体器件500a和500b之间的一个不同在于：半导体器件500b进一步包括：栅极结构G4，形成于栅极结构G1旁并且相邻掺杂区116。换言之，该栅极结构G4被栅极结构G3覆盖，并且延伸至掺杂区116。该栅极结构G3覆盖该栅极结构G4的顶面134b的一部分，以及覆盖阱掺杂区110的顶面140中的位于栅极结构G2和G4之间的一部分。
如图7所示，该栅极结构G4包括：介电层118b和位于该介电层118b上的导电层120b。该介电层118a和118b同时形成。另外，该导电层120a和120b同时形成。因此，栅极结构G4的顶面134b与栅极结构G1的顶面134a共平面。
在一些实施例中，如图7所示，该栅极结构G3也可以作为半导体器件500b的场板栅极结构。该栅极结构G3的底面136具有两个处于不同水平面的部分，即彼此不共平面。栅极结构G3的底面136的第一部分136a接触栅极结构G4的顶面134b。换言之，栅极结构G3的底面136的第一部分136a对齐栅极结构G4的顶面134b。栅极结构G3的底面136的第二部分136b接触阱掺杂区110的顶面140。
如图7所示，栅极结构G3的第三侧壁144形成为接近栅极结构G1的第二侧壁142并且直接设置在阱掺杂区110上。该第四侧壁146形成为接近第二掺杂区116并且直接位于栅极结构G4的顶面134b上。
另外，栅极结构G4的顶面134b与栅极结构G3的顶面148b不共平面。在一些实施例中，栅极结构G3覆盖其下的栅极结构G4的顶面134b的大约20％～80％的面积，其中栅极结构G4包括：上述的导电层120b和上述的介电层118b。
尽管阱掺杂区110的顶面140中位于掺杂区114和116之间的部分(也作为半导体器件500b的沟道区的顶面)由栅极结构G1、G2、G3和G4部分地覆盖，但是栅极结构G2和G3之间的小的间隔可以防止在图7所示的半导体器件500b的阱掺杂区110的顶面140(从间隔S1露出)上形成硅化物。
如图7所示，在一些实施例中，作为场板栅极结构的栅极结构G3通过导电触点128a、128b和128c以及导电线130电性耦接至栅极结构G1和G2。可以组合栅极结构G1、G2和G3以起能够高压工作的半导体器件500b的组合栅极结构的功能。因此，栅极结构G2和G3可以作为延伸的栅极结构，以增加半导体器件500b的通态电流。
在其他的一些实施例中，栅极结构G2和G3电性耦接至掺杂区114(即半导体器件500b的源极掺杂区)而非栅极结构G1。换言之，栅极结构G2和G3电性耦接至参考电势VSS以增加半导体器件500b的转换速度。
在一些实施例中，栅极结构G4电性浮接。因此，栅极结构G4可以作为假性栅极结构。另外，掺杂区114，作为半导体器件500b的源极掺杂区，电性耦接至参考电势VSS。掺杂区116，作为半导体器件500b的漏极掺杂区，电性耦接至漏极电源电压VDD。
在本实施例中，栅极结构G3通过形成的栅极结构G4脱离掺杂区116(漏极掺杂区)，以改善半导体器件500b的崩溃电压，其中栅极结构G4作为假性栅极结构。尽管没有假性栅极结构覆盖半导体基底100的由间隔S1露出的顶面140，但是栅极结构G2和G3之间小的间隔S1可以防止在阱掺杂区110的顶面140(由间隔S1露出)上形成硅化物。
本发明实施例提供了一种半导体器件500a和500b。该半导体器件可以包括：功率MOS晶体管。该半导体器件使用至少两个彼此接近的场板栅极结构来延伸功率MOS晶体管的栅极结构和漏极掺杂区之间的横向距离。该横向距离沿大致平行于阱掺杂区110的顶面的方向。该两个场板栅极结构之间的间隔设置为足够小，以避免有任何氧化硅形成于该间隔内。因此，不必要求形成覆盖间隔的底面的假性栅极结构。接近源极掺杂区的场板栅极结构与功率MOS晶体管的栅极结构的一部分重叠，并且电性连接至功率MOS晶体管的栅极结构。因此，接近源极掺杂区的场板栅极结构和该栅极结构可以作为组合的栅极结构。在一些实施例中，接近漏极掺杂区的场板栅极结构可以电性浮接(即与功率MOS晶体管的其他元件电性隔离)。场板栅极结构和假性栅极(如假性多晶栅极)结构可以同时形成。场板栅极结构和假性栅极结构可以由RPO图案和该RPO图案上的导电层图案组成。
在一些实施例中，接近漏极掺杂区的场板栅极结构可以电性耦接至栅极结构并且通过额外的假性栅极结构与漏极掺杂区隔开。因此，该两个场板栅极结构和栅极结构可以作为组合的栅极结构。该额外的假性栅极结构电性浮接(即，与功率MOS晶体管的其他元件电性隔离)。因此，接近漏极掺杂区的场板栅极结构电性耦接至栅极电压并且脱离漏极掺杂区，该漏极掺杂区耦接至高工作电压。
通过图6和7所示的组合的栅极结构的使用，可以在半导体器件500a和500b的工作期间，在沟道区(源极掺杂区和漏极掺杂区之间的区域)中观察到更加均匀的电场分布。另外，通过形成假性栅极结构来使得组合的栅极结构脱离漏极掺杂区。该假性栅极结构形成为防止在组合的栅极结构和半导体器件的漏极掺杂区之间的沟道区上形成不期望的硅化物。相应地，图6和7所示的能够高压操作的半导体器件500a和500b可以在大约9～100v的较高电压下工作。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。

Claims (18)

1.一种半导体器件，其特征在于，包括：
半导体基底，具有第一导电类型；
第一阱掺杂区，形成于该半导体基底中并且具有第二导电类型，该第一和第二导电类型为相反的导电类型；
第一掺杂区，形成于该第一阱掺杂区中并且具有该第二导电类型；
第二掺杂区，形成于该第一阱掺杂区中并且与该第一掺杂区分开，同时具有该第二导电类型；
以及于该第一和第二掺杂区之间形成的第一、第二和第三栅极结构；
其中，该第一栅极结构位于该第一阱掺杂区上并且相邻于该第一掺杂区；
其中，该第二栅极结构与该第一栅极结构的一部分以及该第一阱掺杂区的一部分重叠；
其中，该第三栅极结构位于该第二栅极结构旁；
其中，该第二栅极结构与该第三栅极结构通过间隔隔开，以避免有任何栅极结构和硅化物形成于该第一阱掺杂区的顶面中位于该第二和第三栅极结构之间的部分上，其中该间隔的范围为0.4μm～0.8μm；
该第一栅极结构的顶面所在的水平面介于该第三栅极结构的平坦的顶面和平坦的底面之间。
2.如权利要求1所述的半导体器件，其特征在于，进一步包括：
第二阱掺杂区，形成于该第一阱掺杂区中并且具有该第一导电类型；
其中，该第一掺杂区形成于该第二阱掺杂区中，该第一栅极结构形成为与该第二阱掺杂区的一部分和该第一阱掺杂区的一部分重叠。
3.如权利要求1所述的半导体器件，其特征在于，该第二栅极结构电性耦接至该第一栅极结构，该第三栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，该第二掺杂区电性耦接至漏极电源电压。
4.如权利要求3所述的半导体器件，其特征在于，没有任何栅极结构覆盖该第三栅极结构。
5.如权利要求1所述的半导体器件，其特征在于，该第二栅极结构具有第一底面和第二底面，其中该第一底面与该第一栅极结构接触，该第二底面与该第三栅极结构的底面对齐。
6.如权利要求5所述的半导体器件，其特征在于，进一步包括：
第四栅极结构，位于该第一阱掺杂区上并且相邻于第二掺杂区；
其中，该第三栅极结构与该第四栅极结构的一部分重叠。
7.如权利要求6所述的半导体器件，其特征在于，该第二栅极结构电性耦接至该第一栅极结构；该第三栅极结构电性耦接至该第一栅极结构；该第四栅极结构电性浮接；该第一掺杂区电性耦接至参考电压；以及该第二掺杂区电性耦接至漏极电源电压。
8.如权利要求6所述的半导体器件，其特征在于，该第三栅极结构具有第三底面和第四底面，其中该第三底面接触该第四栅极结构并且对齐于该第一底面，该第四底面对齐该第二底面和该第四栅极结构的底面。
9.如权利要求6所述的半导体器件，其特征在于，该第四栅极结构的顶面与该第一栅极结构的顶面对齐。
10.一种半导体器件，其特征在于，包括：
半导体基底，具有第一导电类型；
第一阱掺杂区，形成于该半导体基底中，并且具有第二导电类型，该第一和第二导电类型为相反的导电类型；
第一掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；
第二掺杂区，形成于该第一阱掺杂区中，与该第一掺杂区分开，并且具有该第二导电类型；以及
形成于该第一掺杂区和第二掺杂区之间的第一、第二和第三栅极结构；
其中，该第一栅极结构位于该第一阱掺杂区上并且相邻于该第一掺杂区；
其中，该第二栅极结构与该第一栅极结构的一部分重叠；
其中，该第三栅极结构位于该第二栅极结构旁；
其中，该第二栅极结构具有第一侧壁和相对于该第一侧壁的第二侧壁，该第一侧壁直接设置于该第一栅极结构的顶面上，该第二侧壁直接设置于该第一阱掺杂区上；
其中，该第三栅极结构具有第三侧壁，位于该第二侧壁旁，并且该第三侧壁直接设置于该第一阱掺杂区上；
其中，该第二栅极结构与该第三栅极结构通过间隔隔开，以使没有任何栅极结构及硅化物形成于该第二侧壁和该第三侧壁之间，其中该间隔的范围为0.4μm～0.8μm；
该第一栅极结构的顶面所在的水平面介于该第三栅极结构的平坦的顶面和平坦的底面之间。
11.如权利要求10所述的半导体器件，其特征在于，该第三栅极结构具有相对于该第三侧壁的第四侧壁，并且该第四侧壁相邻于该第二掺杂区或者设置在该第二掺杂区上。
12.如权利要求10所述的半导体器件，其特征在于，该第二栅极结构电性耦接至该第一栅极结构，该第三栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，以及该第二掺杂区电性耦接至漏极电源电压。
13.如权利要求10所述的半导体器件，其特征在于，进一步包括：
第四栅极结构，形成于该第一阱掺杂区上，并且相邻于该第二掺杂区；其中，该第三栅极结构的相对于该第三侧壁的第四侧壁直接设置于该第四栅极结构的顶面上。
14.如权利要求13所述的半导体器件，其特征在于，该第二栅极结构电性耦接至该第一栅极结构，该第三栅极结构电性耦接至该第一栅极结构，该第四栅极结构电性浮接，该第一掺杂区电性耦接至参考电势，以及该第二掺杂区电性耦接至漏极电源电压。
15.一种半导体器件，其特征在于，包括：
半导体基底，具有第一导电类型；
第一阱掺杂区，形成于该半导体基底中并且具有第二导电类型，该第一和第二导电类型互为相反的导电类型；
源极掺杂区，形成于该第一阱掺杂区中，并且具有该第二导电类型；
漏极掺杂区，形成于该第一阱掺杂区中，并且与该源极掺杂区分开，同时具有该第二导电类型；
栅极结构，形成于该第一阱掺杂区上并且相邻于该源极掺杂区；
第一场板栅极结构，形成为与该栅极结构的一部分重叠，并且电性耦接至该栅极结构；以及
第二场板栅极结构，与该第一场板栅极结构隔开；
其中，该第一场板栅极结构具有第一底角，该第一底角位于该第二场板栅极结构旁并且低于该栅极结构的顶面；
其中，该第二场板栅极结构具有第二底角，位于该第一底角旁并对齐该第一底角，其中该第一场板栅极结构与该第二场板栅极结构通过间隔隔开，以使该第一底角和该第二底角没有与任何硅化物和该栅极结构接触，其中该间隔的范围为0.4μm～0.8μm；
该第一栅极结构的顶面所在的水平面介于该第三栅极结构的平坦的顶面和平坦的底面之间。
16.如权利要求15所述的半导体器件，其特征在于，该第二场板栅极结构与该栅极结构、该第一场板栅极结构、该源极掺杂区及该漏极掺杂区电性隔离。
17.如权利要求15所述的半导体器件，其特征在于，进一步包括：
假性栅极结构，由该第二场板栅极结构覆盖并且延伸至该漏极掺杂区；
其中，该假性栅极结构的顶面对齐该栅极结构的顶面。
18.如权利要求17所述的半导体器件，其特征在于，该第一场板栅极结构电性耦接至该栅极结构，该第二场板栅极结构电性耦接该栅极结构，该假性栅极结构电性浮接，该源极掺杂区电性耦接至参考电势，以及该漏极掺杂区电性耦接至漏极电源电压。
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