KR19980067670A - 더블 게이트 트랜지스터 제조방법 - Google Patents

Abstract

에스오아이 구조를 가지는 트랜지스터에서의 플로팅 바디현상을 개선하기 위한 더블 게이트 트랜지스터의 제조방법이 개시된다. 개시된 트랜지스터 제조방법은 제1도전형의 반도체 기판상부의 중앙부분에 소정깊이로 백 게이트를 형성할 폭만큼의 트랜치를 만든 후 그 상부에 전체적으로 게이트 산화막 및 폴리실리콘을 차례로 적층하고 상기 트랜치내에만 상기 폴리실리콘이 존재하도록 하여 상기 백 게이트를 형성하는 단계와, 상기 백 게이트의 상부 및 상기 게이트 산화막의 상부 전체에 절연막을 형성하고 미리 설정된 본딩용 반도체 기판을 본딩하는 단계와, 상기 반도체 기판 상부의 하부면을 설정된 두께로 가공하고 그 위에 상부 게이트 산화막 및 폴리 실리콘을 차례로 적층한 후 패터닝을 행하여 상부 게이트를 형성하는 단계와, 상기 상부 게이트의 양측면에 제1스페이서를 형성하고 노출된 상기 반도체 기판을 상기 제1스페이서의 에지부에서 수직방향으로 소정깊이까지 식각하는 단계와, 상기 제1스페이서를 경계로 하여 노출된 상기 반도체 기판에 저농도의 제2도전형 이온을 주입하는 단계와, 상기 제1스페이서의 측벽 및 상기 식각된 측벽에 제2스페이서를 형성 후 고농도의 제2도전형 이온을 상기 반도체 기판에 주입하여 소오스 및 드레인을 형성하는 단계를 가짐을 특징으로 한다.

Description

더블 게이트 트랜지스터 제조방법

본 발명은 반도체 트랜지스터의 제조방법에 관한 것으로서, 특히 에스오아이 구조를 가지는 더블 게이트 트랜지스터의 제조방법에 관한 것이다.

통상적으로, 실리콘 재질의 반도체 기판에 형성된 소오스, 드레인 및 게이트 영역을 가지는 전계효과 트랜지스터는 벌크(bulk)구조의 모오스 전계효과 트랜지스터와, 에스오아이(SOI:Silicon On Insulator)구조의 모오스 (이하 SOI MOS이라 칭함)전계효과 트랜지스터로 대별된다. 상기 벌크구조의 트랜지스터는 상기 소오스, 드레인 및 게이트 영역을 상기 반도체 기판과 피엔(PN)접합을 이루는 에피텍셜층(이 층은 종종 드리프트 영역으로도 칭해짐)에 형성하며, 상기 SOI MOS 트랜지스터는 상기 반도체 기판상에 사파이어 또는 절연박막으로 형성된 매몰층상에 상기 드리프트 영역을 형성 후 그 위에 상기 소오스, 드레인 및 게이트 영역을 만든다. 따라서, 상기 SOI MOS는 상기 벌크구조의 모오스 전계효과 트랜지스터에 비해 그 구조상 절연특성이 좋은 것으로 알려져 있다. 또한, 상기 트랜지스터는 표면 토폴로지 특성이 좋고 인접 소자사이의 기생커패시턴스가 적다. 따라서, 상기 SOI MOS는 상기 벌크형의 모오스 전계효과 트랜지스터에 비해 더 높은 항복전압을 가질 수있다.

도 1에는 통상적인 상기 SOI NMOS 트랜지스터의 수직 단면도가 나타나 있다. 도 1을 참조하면, 매몰 절연막 4에는 매몰 게이트 5가 형성되고 상기 절연막 4의 상부에 소오스/드레인 영역 6이 존재하며, 상부 게이트 14가 게이트 절연막 10을 통해 형성됨을 알 수 있다. 상기한 도 1의 구조는 통상적으로 폴리실리콘 재질로 된 게이트 층을 2개 가지므로 더블 게이트라 칭해진다. 또한, 상기 매몰 절연막 4의 상부에 소오스, 드레인 6 및 게이트 14를 가지므로 상기 SOI MOS 트랜지스터 구조가 이루어진다. 그러나 상기한 바와 같은 도 1의 트랜지스터 구조는 전형적인 LDD(Lightly Doped Drain)형태인데, 이러한 형태는 플로팅 바디효과의 영향에 민감하게 되어 트랜지스터의 동작특성이 나쁘다. 따라서, 동작특성을 보다 좋게 하기 위해서는 상기 매몰 절연막 4의 두께를 최대로 얇게 제조해야 하는 공정상의 제약이 뒤따르는 문제점이 있다.

따라서, 본 발명의 목적은 에스오아이 구조를 가지는 트랜지스터에서의 플로팅 바디현상을 개선할 수 있는 더블 게이트 트랜지스터의 제조방법을 제공함에 있다.

본 발명의 다른 목적은 매몰 절연막의 제조시 공정상의 제약을 받지 않는 에스오아이 구조를 가지는 트랜지스터의 제조방법을 제공함에 있다.

도 1은 종래기술에 따른 트랜지스터의 수직단면도.

도 2는 본 발명의 일실시예에 따른 트랜지스터의 수직단면도.

도 3 내지 도 10은 도 2의 트랜지스터를 제조하기 위한 공정수순 단면도들.

상기의 목적을 달성하기 위하여 트랜지스터의 제조방법은, 에스오아이구조의 더블 게이트 트랜지스터를 제조하기 위해, 제1도전형의 반도체 기판상부의 중앙부분에 소정깊이로 백 게이트를 형성할 폭만큼의 트랜치를 만든 후 그 상부에 전체적으로 게이트 산화막 및 폴리실리콘을 차례로 적층하고 상기 트랜치내에만 상기 폴리실리콘이 존재하도록 하여 상기 백 게이트를 형성하는 단계와, 상기 백 게이트의 상부 및 상기 게이트 산화막의 상부 전체에 절연막을 형성하고 미리 설정된 본딩용 반도체 기판을 본딩하는 단계와, 상기 반도체 기판 상부의 하부면을 설정된 두께로 가공하고 그 위에 상부 게이트 산화막 및 폴리 실리콘을 차례로 적층한 후 패터닝을 행하여 상부 게이트를 형성하는 단계와, 상기 상부 게이트의 양측면에 제1스페이서를 형성하고 노출된 상기 반도체 기판을 상기 제1스페이서의 에지부에서 수직방향으로 소정깊이까지 식각하는 단계와, 상기 제1스페이서를 경계로 하여 노출된 상기 반도체 기판에 저농도의 제2도전형 이온을 주입하는 단계와, 상기 제1스페이서의 측벽 및 상기 식각된 측벽에 제2스페이서를 형성 후 고농도의 제2도전형 이온을 상기 반도체 기판에 주입하여 소오스 및 드레인을 형성하는 단계를 가짐을 특징으로 한다.

이하 첨부된 도면을 참조하여 본 발명의 일 실시예를 보다 상세히 설명한다. 완성 단면도로서 도시된 도 2를 참조하면, 본딩 기판 2상에 절연막 4이 있고, 상기 절연막 4 일부의 상부에는 백 게이트 7가 위치하고, 게이트 산화막 8이 상기 백 게이트 7를 둘러싸면서 상기 절연막 4 위에 형성된다. 프론트 게이트라고도 불려지는 상부 게이트 14의 바로 하부에 위치하는 게이트 산화막 10과 상기 게이트 산화막 8사이에는 도 1과 같은 일직선의 N-,N++ 또는 N++, N- 영역이 아닌 직각구조의 N-,N++ 또는 N++, N- 영역이 설치됨을 알 수 있다. 이에 따라 상기한 플로팅 바디현상의 원인이 되는 임팩트 이오니제이션(ionization)이 감소된다. 도 2에서, 참조부호 18은 제1스페이서이고, 16은 제2스페이서이다. 상기한 도 2의 구조는 백 게이트 7이 매몰층 4내에 존재하는 것이 아니라 그 상부에 있으므로 에스오아이 두께를 얇게 할 필요가 없다. 그럼에 의해 공정상의 제약이 완화된다.

상기한 도 2의 구조에 대한 제조의 순서는 도 3 내지 도 10에 나타나 있다. 도 3에는, 제1도전형 예컨대 피형(P type)의 반도체 기판 20상부의 중앙부분에 소정깊이로 백 게이트를 형성할 폭만큼의 트랜치를 만드는 것이 나타난다. 도 4에는 도 3의 결과물 상부에 전체적으로 게이트 산화막 8 및 폴리실리콘 7을 차례로 적층한 것이 보여진다. 도 5는 상기 트랜치내에만 상기 폴리실리콘이 존재하도록 하여 상기 백 게이트 7를 형성하는 것을 보여준다. 상기 백 게이트 형성시 상기 폴리실리콘을 씨엠피 공정을 이용하여 평탄화하는 것이 바람직하다. 도 6은 상기 백 게이트 7의 상부 및 상기 게이트 산화막 8의 상부 전체에 절연막 4을 형성하고 미리 설정된 본딩용 반도체 기판 2을 본딩하는 것을 보여준다. 도 7은 상기 반도체 기판 20 상부의 하부면을 설정된 두께로 씨엠피 공정을 이용하여 가공한 것을 나타낸다. 도 7의 결과물 위에 상부 게이트 산화막 10 및 폴리 실리콘 14을 차례로 적층한 후 패터닝을 행하여 상부 게이트 14를 형성하면 도 8의 구조가 나타난다. 이어서, 상기 상부 게이트 14의 양측면에 제1스페이서 18를 형성하고 노출된 상기 반도체 기판을 상기 제1스페이서의 에지부에서 수직방향으로 소정깊이까지 식각하면 도 9의 구조가 형성된다. 상기 제1스페이서 18를 경계로 하여 노출된 상기 반도체 기판에 저농도의 제2도전형 이온을 주입한 후, 상기 제1스페이서 18의 측벽 및 상기 식각된 측벽에 제2스페이서 16를 형성 후 고농도의 제2도전형 이온 예컨대 N형 이온을 상기 반도체 기판에 주입하여 소오스 및 드레인 6을 형성하면 도 10의 결과물이 만들어 진다.

본 발명은 상술한 실시예에 국한되는 것 만이 아니라 본 발명의 기술적 사상 및 범주내에서 당업자에 의해 용이하게 변형 또는 변경이 가능하다.

상기한 바와 같이, 본 발명에 따르면 플로팅 바디현상을 개선할 수 있으며 매몰 절연막의 제조시 공정상의 제약을 받지 않는 효과가 있다.

Claims (2)

1. 에스오아이구조의 더블 게이트 트랜지스터를 제조하기 위한 방법에 있어서, 제1도전형의 반도체 기판상부의 중앙부분에 소정깊이로 백 게이트를 형성할 폭만큼의 트랜치를 만든 후 그 상부에 전체적으로 게이트 산화막 및 폴리실리콘을 차례로 적층하고 상기 트랜치내에만 상기 폴리실리콘이 존재하도록 하여 상기 백 게이트를 형성하는 단계와, 상기 백 게이트의 상부 및 상기 게이트 산화막의 상부 전체에 절연막을 형성하고 미리 설정된 본딩용 반도체 기판을 본딩하는 단계와, 상기 반도체 기판 상부의 하부면을 설정된 두께로 가공하고 그 위에 상부 게이트 산화막 및 폴리 실리콘을 차례로 적층한 후 패터닝을 행하여 상부 게이트를 형성하는 단계와, 상기 상부 게이트의 양측면에 제1스페이서를 형성하고 노출된 상기 반도체 기판을 상기 제1스페이서의 에지부에서 수직방향으로 소정깊이까지 식각하는 단계와, 상기 제1스페이서를 경계로 하여 노출된 상기 반도체 기판에 저농도의 제2도전형 이온을 주입하는 단계와, 상기 제1스페이서의 측벽 및 상기 식각된 측벽에 제2스페이서를 형성 후 고농도의 제2도전형 이온을 상기 반도체 기판에 주입하여 소오스 및 드레인을 형성하는 단계를 가짐을 특징으로 하는 방법.
2. 제1항에 있어서, 상기 백 게이트 형성시 상기 폴리실리콘을 씨엠피 공정을 이용하여 평탄화함을 특징으로 하는 방법.