JP2014203851A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、第１および第２素子分離絶縁膜間の半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１主端子領域および前記第１導電型とは逆導電型の第２導電型の第２主端子領域と、前記第１および第２素子分離絶縁膜に接し、前記第１および第２主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の拡散層と、前記第１主端子領域と前記拡散層との間に形成された、前記第１導電型の第１ウェル領域と、前記第２主端子領域と前記拡散層との間に形成され、前記第１ウェル領域よりも不純物濃度の高い、前記第１導電型の第２ウェル領域と、を備える。
【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
近年、ＭＯＳＦＥＴを越える高性能化、低消費電力化を目指して、トンネルトランジスタが精力的に研究されている。トンネルトランジスタでは、ソース領域とドレイン領域の導電型が互いに異なっているため、ソース領域またはドレイン領域と基板とのショートが問題となる。そのため、トンネルトランジスタ同士を電気的に分離すべく、トンネルトランジスタは通常、ＳＯＩ（Semiconductor On Insulator）基板上に形成される。しかしながら、ＳＯＩ基板はバルク半導体基板に比べて高価であるため、バルク半導体基板を使用しつつ、トンネルトランジスタ同士を電気的に分離できる手法が求められている。
特開２００６−５４４３５号公報
本発明は、バルク半導体基板上に形成されるトンネルトランジスタ同士を電気的に分離することが可能な半導体装置を提供することを目的とする。
本実施形態によれば、半導体装置は、第１および第２素子分離絶縁膜間の半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１主端子領域および前記第１導電型とは逆導電型の第２導電型の第２主端子領域と、前記第１および第２素子分離絶縁膜に接し、前記第１および第２主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の拡散層と、前記第１主端子領域と前記拡散層との間に形成された、前記第１導電型の第１ウェル領域と、前記第２主端子領域と前記拡散層との間に形成され、前記第１ウェル領域よりも不純物濃度の高い、前記第１導電型の第２ウェル領域と、を備える。
第１実施形態の半導体装置の構造を示す断面図である。 第１実施形態の半導体装置の動作を説明するための断面図である。 第１実施形態の半導体装置の製造方法を説明する工程断面図である。 第１実施形態の半導体装置の製造方法を説明する工程断面図である。 第１実施形態の第１変形例による半導体装置を説明する図である。 第１実施形態の第２変形例による半導体装置の構造を示す断面図である。 第２実施形態の半導体装置の構造を示す断面図である。 第３実施形態の半導体装置の構造を示す断面図である。 第４実施形態の半導体装置の構造を示す断面図である。
以下、本発明の実施の形態を図面に基づいて説明する。
（第１の実施形態）図１は、第１実施形態の半導体装置の構造を示す断面図である。
図１の半導体装置は、複数のトンネルトランジスタを備えている。図１には、これらのトランジスタの例として、２つのトンネルトランジスタＴｒ１、Ｔｒ２が示されている。トンネルトランジスタＴｒ１、Ｔｒ２は、いずれもＮ型トランジスタである。
また、図１の半導体装置は、これらのトランジスタＴｒ１、Ｔｒ２の構成要素等として、半導体基板１０１と、第１拡散層１０２と、第１ウェル領域１０３と、第２ウェル領域１０４と、素子分離絶縁膜１１１と、ゲート絶縁膜１２１と、ゲート電極１２２と、側壁絶縁膜１２３と、ソース領域１３１と、ドレイン領域１３２と、第２拡散層１３３と、層間絶縁膜１４１などを備えている。
半導体基板１０１は、例えばシリコン基板である。本実施形態では、半導体基板１０１は、低濃度のＰ型不純物を含むＰ型基板である。図１には、半導体基板１０１の主面に平行で、互いに垂直なＸ方向およびＹ方向と、半導体基板１０１の主面に垂直なＺ方向が示されている。Ｘ方向は、Ｔｒ１、Ｔｒ２のゲート長方向に相当し、Ｙ方向は、Ｔｒ１、Ｔｒ２のチャネル幅方向に相当する。
なお、本実施形態の半導体基板１０１は、図１に示すように、ＳＯＩ基板を構成する半導体基板ではなく、バルク半導体基板であることに留意されたい。
素子分離絶縁膜１１１は、半導体基板１０１内に、Ｙ方向に延びるように形成されている。素子分離絶縁膜１１１は、例えばシリコン酸化膜である。図中、トンネルトランジスタＴｒ１の左側、右側の素子分離絶縁膜１１１ｂ、１１１ｃは、それぞれ第１素子分離絶縁膜、第２素子分離絶縁膜の例である。同様に、トンネルトランジスタＴｒ２の左側、右側の素子分離絶縁膜１１１ａ、１１１ｂは、それぞれ第１素子分離絶縁膜、第２素子分離絶縁膜の例である。
トンネルトランジスタＴｒ１、Ｔｒ２の各々は、図１に示すように、ゲート絶縁膜１２１と、ゲート電極１２２と、側壁絶縁膜１２３と、ソース領域１３１と、ドレイン領域１３２とを備えている。
ゲート電極１２２は、素子分離絶縁膜１１１間の半導体基板１０１上に、ゲート絶縁膜１２１を介して形成されている。また、側壁絶縁膜１２３は、ゲート電極１２２の側面に形成されている。ゲート絶縁膜１２１は、例えばシリコン酸化膜であり、ゲート電極１２２は、例えばポリシリコン層である。また、側壁絶縁膜１２３は、例えばシリコン酸化膜またはシリコン窒化膜である。
ソース領域１３１とドレイン領域１３２は、半導体基板１０１内に、ゲート電極１２２を挟むように形成されている。本実施形態では、ソース領域１３１はＰ型領域であり、ドレイン領域１３２はＮ型領域である。ソース領域１３１とドレイン領域１３２は、それぞれ第１主端子領域と第２主端子領域の例である。また、Ｐ導電型とＮ導電型は、それぞれ第１導電型と第２導電型の例である。
第１拡散層１０２および第２拡散層１３３は、図１に示すように、半導体基板１０１内に形成されている。
第１拡散層１０２は、図１に示す４本の素子分離絶縁膜１１１ａ〜１１１ｄに接するように形成されており、かつ、ソース領域１３１やドレイン領域１３２の下面よりも深い位置に上面を有している。よって、トンネルトランジスタＴｒ１、Ｔｒ２の下部には、第１拡散層１０２の下側の領域と電気的に分離された第１ウェル領域１０３、第２ウェル領域１０４が形成されている。本実施形態では、第１拡散層１０２は低濃度のＮ型不純物を含むＮ型層である。
第２拡散層１３３は、半導体基板１０１の表面と第１拡散層１０２とを接続する位置に形成されている。本実施形態では、第２拡散層１３３はＮ型層である。また、第２拡散層１３３は、素子分離絶縁膜１１１同士の間に形成されている。図中、第２拡散層１３３の右側の素子分離絶縁膜１１１ｄは、第３素子分離絶縁膜の例である。本実施形態では、第２素子分離絶縁膜および第３素子分離絶縁膜間のＸ方向の幅は、第１素子分離絶縁膜および第２素子分離絶縁膜間のＸ方向の幅よりも狭く設定されている。
層間絶縁膜１４１は、半導体基板１０１上に、トンネルトランジスタＴｒ１、Ｔｒ２を覆うように形成されている。層間絶縁膜１４１は、例えばシリコン酸化膜である。
トンネルトランジスタＴｒ１、Ｔｒ２の下方には、第１拡散層１０２及び素子分離絶縁膜１１１に囲まれたウェル領域が設けられている。このウェル領域は、第１ウェル領域１０３と、第２ウェル領域１０４とを有している。
第２ウェル領域１０４は、ドレイン領域（第２主端子領域）１３２の下方に設けられている。言い換えれば、第２ウェル領域１０４は、ドレイン領域１３２と、第１拡散層１０２との間に設けられている。第２ウェル領域１０４は、ドレイン領域１３２の下部を覆っている。第２ウェル領域１０４は、第１ウェル領域１０３よりもＰ型不純物濃度が高い。
第１ウェル領域１０３は、ウェル領域のうち第２ウェル領域１０４が設けられていない領域、すなわちソース領域（第１主端子領域）１３１の下方及びゲート絶縁膜１２１の下方に設けられている。言い換えれば、第１ウェル領域１０３は、ソース領域１３１及びゲート絶縁膜１２１と、第１拡散層１０２との間に設けられている。第１ウェル領域１０３は、低濃度のＰ型不純物を含む。第１ウェル領域１０３のＰ型不純物濃度は、半導体基板１０１のＰ型不純物濃度と同程度である。
以上のように、本実施形態では、半導体基板１０１内に第１拡散層１０２が形成されている。そして、第１拡散層１０２は、素子分離絶縁膜１１１ａ〜１１１ｃに接するように形成されており、かつ、ソース領域１３１やドレイン領域１３２の下面よりも深い位置に上面を有している。
よって、本実施形態では、素子分離絶縁膜１１１ａ〜１１１ｃと第１拡散層１０２により、トランジスタＴｒ１とトランジスタＴｒ２が互いに電気的に分離されている。このように、本実施形態によれば、バルク半導体基板１０１上に形成されたトンネルトランジスタＴｒ１、Ｔｒ２同士を電気的に分離することができる。
図２は、第１実施形態の半導体装置の動作を説明するための断面図である。トンネルトランジスタＴｒ２のドレイン領域１３２とトンネルトランジスタＴｒ１のソース領域１３１が、配線により電気的に接続されている。トンネルトランジスタＴｒ１のドレイン領域１３２及び第２拡散層１３３は、電源電圧Ｖｄｄ（＞０）に接続され、トンネルトランジスタＴｒ１のソース領域１３１は、接地電圧Ｖｓ（＝０）に接続されている。
図２の構成において、第２ウェル領域１０４が省略されている場合、すなわち、ドレイン領域１３２と第１拡散層１０２との間が低濃度のＰ型不純物を含む第１ウェル領域１０３である場合、ドレイン領域１３２と第１拡散層１０２との間でパンチスルーが発生する。これは、素子分離絶縁膜１１１の深さや、ドレイン領域１３２の深さを考慮すると、ドレイン領域１３２の下面と第１拡散層１０２の上面との間隔が１００ｎｍ程度と短いためである。
そのため、本実施形態では、ドレイン領域１３２と第１拡散層１０２との間に高濃度のＰ型不純物を含む第２ウェル領域１０４が設けられている。この第２ウェル領域１０４により、ドレイン領域１３２と第１拡散層１０２との間で発生するパンチスルーを抑制することができる。
なお、トンネルトランジスタＴｒ１、Ｔｒ２の下方のウェル領域を全て高濃度のＰ型不純物を含む第２ウェル領域１０４とした場合、ドレイン領域１３２と第１拡散層１０２との間で発生するパンチスルーを抑制することはできるが、トンネルトランジスタＴｒ１、Ｔｒ２の閾値電圧が上昇したり、ソース領域１３１とドレイン領域１３２との間でリーク電流（ジャンクションリーク）が発生したりすることが考えられる。
そのため、本実施形態では、高濃度のＰ型不純物を含む第２ウェル領域１０４をドレイン領域１３２の下方（ドレイン領域１３２と第１拡散層１０２との間）に設け、その他の領域（ソース領域１３１の下方及びゲート絶縁膜１２１の下方）を低濃度のＰ型不純物を含む第１ウェル領域１０３としている。このことにより、ドレイン領域１３２と第１拡散層１０２との間で発生するパンチスルーを抑制しつつ、閾値電圧の上昇やジャンクションリークの発生を抑制することができる。
次に、図３Ａ（ａ）〜（ｃ）、図３Ｂ（ｄ）〜（ｅ）を用いて、第１実施形態の半導体装置の製造方法を説明する。
まず、図３Ａ（ａ）に示すように、半導体基板１０１内に素子分離絶縁膜１１１を形成する。素子分離絶縁膜１１１は、半導体基板１０１内に素子分離溝を形成し、素子分離溝内に絶縁膜を埋め込み、絶縁膜の表面をＣＭＰ（Chemical Mechanical Polishing）により平坦化することで形成可能である。本実施形態の素子分離絶縁膜１１１は、ＳＴＩ（Shallow Trench Isolation）絶縁膜に相当する。
次に、図３Ａ（ｂ）に示すように、イオン注入により、半導体基板１０１内に、第１拡散層１０２となるＮ型層を形成する。このＮ型層用のＮ型不純物の例としては、リン（Ｐ）やヒ素（Ａｓ）が挙げられる。
本実施形態では、第１拡散層１０２を、図３Ａ（ｂ）に示す４本の素子分離絶縁膜１１１の底部に接する位置に形成する。その結果、素子分離絶縁膜１１１間には、第１ウェル領域１０３が形成される。また、本実施形態では、第１拡散層１０２を、後に形成するソース領域１３１やドレイン領域１３２とは接触しない深さに形成する。
次に、図３Ａ（ｃ）に示すように、素子分離絶縁膜１１１間の半導体基板１０１上に、ゲート絶縁膜１２１を介してゲート電極１２２を形成する。さらに、ゲート電極１２２の形成後に、不図示のスペーサ層を形成する。ゲート電極１２２は、半導体基板１０１上に、ゲート絶縁膜１２１となる絶縁膜を形成し、この絶縁膜上に、ゲート電極１２２となる電極材を形成し、この電極材をＲＩＥ（Reactive Ion Etching）によりエッチングすることで形成可能である。
次に、図３Ｂ（ｄ）に示すように、リソグラフィ処理により、後に形成するドレイン領域１３２及び第２拡散層１３３を覆うレジスト１５１を形成する。そして、イオン注入により、半導体基板１０１内に、ソース領域１３１となるＰ型層を形成する。このイオン注入で使用するイオン種は、例えばフッ化ボロン（ＢＦ２）またはボロン（Ｂ）である。
ソース領域１３１の形成後、レジスト１５１をシンナー等で剥離する。
次に、図３Ｂ（ｅ）に示すように、リソグラフィ処理により、ソース領域１３１及び後に形成する第２拡散層１３３を覆うレジスト１５２を形成する。そして、イオン注入により、半導体基板１０１内に、ドレイン領域１３２となるＮ型層と、第２ウェル領域１０４となるＰ型層を形成する。ドレイン領域１３２を形成するために使用されるイオン種は、例えばリン（Ｐ）やヒ素（Ａｓ）が挙げられる。また、第２ウェル領域１０４を形成するために使用されるイオン種は、例えばフッ化ボロン（ＢＦ２）またはボロン（Ｂ）である。
ドレイン領域１３２の形成後に第２ウェル領域１０４を形成してもよいし、ドレイン領域１３２の形成前に第２ウェル領域１０４を形成してもよい。
第２ウェル領域１０４がドレイン領域１３２の下部を完全に覆うことが好ましい。また、第２ウェル領域１０４は、ソース領域１３１とは離間して設けられることが好ましい。
このように、ウェル領域のうち、ドレイン領域１３２と第１拡散層１０２との間の第２ウェル領域１０４のみを高濃度のＰ型層とすることで、ドレイン領域１３２と第１拡散層１０２との間で発生するパンチスルーを抑制しつつ、閾値電圧の上昇やジャンクションリークの発生を抑制することができる。
次に、図３Ｂ（ｆ）に示すように、リソグラフィとイオン注入により、半導体基板１０１内に、第２拡散層１３３となるＮ型層を形成する。このイオン注入で使用するイオン種は、例えばリン（Ｐ）またはヒ素（Ａｓ）である。イオン注入の際の加速電圧は、第２拡散層１３３が第１拡散層１０２に到達する値に設定される。
その後、ゲート電極１２２の側面に側壁絶縁膜１２３を形成する。さらには、半導体基板１０１上に、種々の層間絶縁膜、コンタクトプラグ、ビアプラグ、配線層などを形成する。このようにして、図１の半導体装置が製造される。
以上のように、本実施形態において、第１拡散層１０２は、半導体基板１０１内に素子分離絶縁膜１１１ａ〜１１１ｃに接するように形成され、ソース領域１３１やドレイン領域１３２の下面よりも深い位置に上面を有している。
よって、本実施形態によれば、素子分離絶縁膜１１１ａ〜１１１ｃと第１の拡散層１０２により、トンネルトランジスタＴｒ１とトンネルトランジスタＴｒ２が互いに電気的に分離される。このように、本実施形態によれば、バルク半導体基板１０１上に形成されたトンネルトランジスタＴｒ１、Ｔｒ２同士を電気的に分離することが可能となる。
また、本実施形態では、高濃度のＰ型不純物を含む第２ウェル領域１０４をドレイン領域１３２の下方（ドレイン領域１３２と第１拡散層１０２との間）に設け、その他の領域（ソース領域１３１の下方及びゲート絶縁膜１２１の下方）を低濃度のＰ型不純物を含む第１ウェル領域１０３としている。
よって、本実施形態によれば、ドレイン領域１３２と第１拡散層１０２との間で発生するパンチスルーを抑制しつつ、トンネルトランジスタＴｒ１、Ｔｒ２の閾値電圧の上昇やジャンクションリークの発生を抑制することができる。
（第１の実施形態の第１変形例）上記第１の実施形態において、第２ウェル領域１０４は、図４に示すようなＰ型不純物の濃度プロファイルを有していてもよい。図４に示すように、第２ウェル領域１０４において、ドレイン領域１３２と第２ウェル領域１０４との界面近傍、及び第１拡散層１０２と第２ウェル領域１０４との界面近傍は不純物濃度が低く、位置（高さ）Ｈにおける不純物濃度がピーク値となる。位置Ｈは、第２ウェル領域１０４の厚みをｄ、第１拡散層１０２と第２ウェル領域１０４との界面を位置（高さ）の基準点０とした場合、０＜ｐ＜ｄ／２を満たす。
すなわち、第２ウェル領域１０４において、ドレイン領域１３２側よりも、第１拡散層１０２側の方が、不純物濃度が高くなっている。
このように、第２ウェル領域１０４における不純物濃度のピーク値がドレイン領域１３２と第２ウェル領域１０４との界面から離れた位置にあり、ドレイン領域１３２側よりも、第１拡散層１０２側の方が、不純物濃度が高くなるようにすることで、ジャンクションリークをさらに低減させることができる。
このような第２ウェル領域１０４のＰ型不純物の濃度プロファイルは、図３Ｂ（ｅ）に示す工程で、第２ウェル領域１０４となるＰ型層を形成するイオン注入時の加速電圧を調整することで実現できる。
（第１の実施形態の第２変形例）上記第１の実施形態において、図５に示すように、第１拡散層１０２のうち、第２ウェル領域１０４の下方部分１０２ＡのＮ型不純物濃度を、第１拡散層１０２の他の部分（例えば、第１ウェル領域１０３の下方部分）のＮ型不純物濃度より高くしてもよい。
このように、第１拡散層１０２のうち第２ウェル領域１０４の下方部分１０２ＡのＮ型不純物濃度を高くすることで、第２ウェル領域１０４のＰ型不純物の突き抜けを防止し、トンネルトランジスタＴｒ１とトンネルトランジスタＴｒ２とをより確実に電気的に分離することができる。
このような第２ウェル領域１０４のＰ型不純物の濃度プロファイルは、例えば、図３Ｂ（ｅ）に示す工程で、レジスト１５２をマスクとして、第１拡散層１０２領域にＮ型不純物をイオン注入することで形成できる。
（第２の実施形態）図６に第２の実施形態に係る半導体装置の断面を示す。本実施形態は、図１に示す第１の実施形態と比較して、半導体基板１０１が低濃度のＮ型不純物を含むＮ型基板であり、第２ウェル領域１０４がソース領域１３１と第１拡散層１０２との間に設けられている点が異なる。図６において、図１に示す第１の実施形態と同一部分には同一符号を付して説明を省略する。
本実施形態において、トンネルトランジスタＴｒ１、Ｔｒ２は、いずれもＮ型トランジスタである。第１拡散層１０２及び第２拡散層１３３はＰ型層である。素子分離絶縁膜１１１ａ〜１１１ｃと第１拡散層１０２により、トランジスタＴｒ１とトランジスタＴｒ２が互いに電気的に分離される。
トンネルトランジスタＴｒ１、Ｔｒ２の下方には、第１拡散層１０２及び素子分離絶縁膜１１１に囲まれたウェル領域が設けられている。このウェル領域は、第１ウェル領域１０３と、第２ウェル領域１０４とを有している。
第２ウェル領域１０４は、ソース領域１３１の下方に設けられている。言い換えれば、第２ウェル領域１０４は、ソース領域１３１と、第１拡散層１０２との間に設けられている。第２ウェル領域１０４は、ソース領域１３１の下部を覆っている。第２ウェル領域１０４は、第１ウェル領域１０３よりもＮ型不純物濃度が高い。
第１ウェル領域１０３は、ウェル領域のうち第２ウェル領域１０４が設けられていない領域、すなわちドレイン領域１３２の下方及びゲート絶縁膜１２１の下方に設けられている。言い換えれば、第１ウェル領域１０３は、ドレイン領域１３２及びゲート絶縁膜１２１と、第１拡散層１０２との間に設けられている。第１ウェル領域１０３は、低濃度のＮ型不純物を含む。第１ウェル領域１０３のＮ型不純物濃度は、半導体基板１０１のＮ型不純物濃度と同程度である。
Ｎ型不純物濃度が高い第２ウェル領域１０４により、ソース領域１３１と第１拡散層１０２との間で発生するパンチスルーを抑制することができる。
ソース領域１３１の形成前又は形成後にＮ型不純物をイオン注入することで、ソース領域１３１の下方に位置する第２ウェル領域１０４を形成することができる。
上記第２の実施形態において、第１拡散層１０２のうち、第２ウェル領域１０４の下方部分のＰ型不純物濃度を、第１拡散層１０２の他の部分（例えば、第１ウェル領域１０３の下方部分）のＰ型不純物濃度より高くしてもよい。また、第２ウェル領域１０４のＮ型不純物濃度が、図４と同様の濃度分布になっていてもよい。
（第３の実施形態）図７に第３の実施形態に係る半導体装置の断面を示す。本実施形態は、図１に示す第１の実施形態と比較して、半導体基板１０１が低濃度のＮ型不純物を含むＮ型基板であり、トンネルトランジスタＴｒ１、Ｔｒ２がいずれもＰ型トランジスタである点が異なる。図７において、図１に示す第１の実施形態と同一部分には同一符号を付して説明を省略する。
本実施形態では、ソース領域１３１はＮ型領域であり、ドレイン領域１３２はＰ型領域である。また、第１拡散層１０２及び第２拡散層１３３はＰ型層である。素子分離絶縁膜１１１ａ〜１１１ｃと第１拡散層１０２により、トランジスタＴｒ１とトランジスタＴｒ２が互いに電気的に分離される。
トンネルトランジスタＴｒ１、Ｔｒ２の下方には、第１拡散層１０２及び素子分離絶縁膜１１１に囲まれたウェル領域が設けられている。このウェル領域は、第１ウェル領域１０３と、第２ウェル領域１０４とを有している。
第２ウェル領域１０４は、ドレイン領域１３２の下方に設けられている。言い換えれば、第２ウェル領域１０４は、ドレイン領域１３２と、第１拡散層１０２との間に設けられている。第２ウェル領域１０４は、ドレイン領域１３２の下部を覆っている。第２ウェル領域１０４は、第１ウェル領域１０３よりもＮ型不純物濃度が高い。
第１ウェル領域１０３は、ウェル領域のうち第２ウェル領域１０４が設けられていない領域、すなわちソース領域１３１の下方及びゲート絶縁膜１２１の下方に設けられている。言い換えれば、第１ウェル領域１０３は、ソース領域１３１及びゲート絶縁膜１２１と、第１拡散層１０２との間に設けられている。第１ウェル領域１０３は、低濃度のＮ型不純物を含む。第１ウェル領域１０３のＮ型不純物濃度は、半導体基板１０１のＮ型不純物濃度と同程度である。
Ｎ型不純物濃度が高い第２ウェル領域１０４により、ドレイン領域１３２と第１拡散層１０２との間で発生するパンチスルーを抑制することができる。
上記第３の実施形態において、第１拡散層１０２のうち、第２ウェル領域１０４の下方部分のＰ型不純物濃度を、第１拡散層１０２の他の部分（例えば、第１ウェル領域１０３の下方部分）のＰ型不純物濃度より高くしてもよい。また、第２ウェル領域１０４のＮ型不純物濃度が、図４と同様の濃度分布になっていてもよい。
（第４の実施形態）図８に第４の実施形態に係る半導体装置の断面を示す。本実施形態は、図１に示す第１の実施形態と比較して、トンネルトランジスタＴｒ１、Ｔｒ２がいずれもＰ型トランジスタであり、第２ウェル領域１０４がソース領域１３１と第１拡散層１０２との間に設けられている点が異なる。図８において、図１に示す第１の実施形態と同一部分には同一符号を付して説明を省略する。
本実施形態では、ソース領域１３１はＮ型領域であり、ドレイン領域１３２はＰ型領域である。素子分離絶縁膜１１１ａ〜１１１ｃと第１拡散層１０２により、トランジスタＴｒ１とトランジスタＴｒ２が互いに電気的に分離される。
トンネルトランジスタＴｒ１、Ｔｒ２の下方には、第１拡散層１０２及び素子分離絶縁膜１１１に囲まれたウェル領域が設けられている。このウェル領域は、第１ウェル領域１０３と、第２ウェル領域１０４とを有している。
第２ウェル領域１０４は、ソース領域１３１の下方に設けられている。言い換えれば、第２ウェル領域１０４は、ソース領域１３１と、第１拡散層１０２との間に設けられている。第２ウェル領域１０４は、ソース領域１３１の下部を覆っている。第２ウェル領域１０４は、第１ウェル領域１０３よりもＰ型不純物濃度が高い。
第１ウェル領域１０３は、ウェル領域のうち第２ウェル領域１０４が設けられていない領域、すなわちドレイン領域１３２の下方及びゲート絶縁膜１２１の下方に設けられている。言い換えれば、第１ウェル領域１０３は、ドレイン領域１３２及びゲート絶縁膜１２１と、第１拡散層１０２との間に設けられている。第１ウェル領域１０３は、低濃度のＰ型不純物を含む。第１ウェル領域１０３のＰ型不純物濃度は、半導体基板１０１のＰ型不純物濃度と同程度である。
Ｐ型不純物濃度が高い第２ウェル領域１０４により、ソース領域１３１と第１拡散層１０２との間で発生するパンチスルーを抑制することができる。
ソース領域１３１の形成前又は形成後にＰ型不純物をイオン注入することで、ソース領域１３１の下方に位置する第２ウェル領域１０４を形成することができる。
上記第４の実施形態において、第１拡散層１０２のうち、第２ウェル領域１０４の下方部分のＮ型不純物濃度を、第１拡散層１０２の他の部分（例えば、第１ウェル領域１０３の下方部分）のＮ型不純物濃度より高くしてもよい。また、第２ウェル領域１０４のＰ型不純物濃度が、図４と同様の濃度分布になっていてもよい。
上記第１〜第４の実施形態では、トンネルトランジスタＴｒ１、Ｔｒ２がいずれもＮ型トランジスタの場合、又はいずれもＰ型トランジスタの場合について説明したが、トンネルトランジスタＴｒ１、Ｔｒ２の一方をＮ型トランジスタ、他方をＰ型トランジスタとしてもよい。
なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
１０１ 半導体基板
１０２ 第１拡散層
１０３ 第１ウェル領域
１０４ 第２ウェル領域
１１１ 素子分離絶縁膜、
１２１ ゲート絶縁膜
１２２ ゲート電極
１２３ 側壁絶縁膜
１３１ ソース領域
１３２ ドレイン領域
１３３ 第２拡散層
１４１ 層間絶縁膜

Claims (6)

  1. 半導体基板と、
    前記半導体基板内に形成された第１および第２素子分離絶縁膜と、
    前記第１および第２素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１主端子領域および前記第１導電型とは逆導電型の第２導電型の第２主端子領域と、
    前記半導体基板内に前記第１および第２素子分離絶縁膜に接するように形成され、前記第１および第２主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の拡散層と、
    前記第１主端子領域及び前記ゲート絶縁膜と、前記拡散層との間に形成された、前記第１導電型の第１ウェル領域と、
    前記第２主端子領域と前記拡散層との間に形成され、前記第１ウェル領域よりも不純物濃度の高い、前記第１導電型の第２ウェル領域と、
    を備え、
    前記第２ウェル領域は前記第２主端子領域の下部を覆い、
    前記第２ウェル領域において、前記拡散層側は、前記第２主端子領域側より不純物濃度が高く、
    前記拡散層において、前記第２ウェル領域の下方部分は、前記第１ウェル領域の下方部分よりも不純物濃度が高いことを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板内に形成された第１および第２素子分離絶縁膜と、
    前記第１および第２素子分離絶縁膜間の前記半導体基板上に、ゲート絶縁膜を介して形成されたゲート電極と、
    前記半導体基板内に前記ゲート電極を挟むように形成された、第１導電型の第１主端子領域および前記第１導電型とは逆導電型の第２導電型の第２主端子領域と、
    前記半導体基板内に前記第１および第２素子分離絶縁膜に接するように形成され、前記第１および第２主端子領域の下面よりも深い位置に上面を有する、前記第２導電型の拡散層と、
    前記第１主端子領域及び前記ゲート絶縁膜と、前記拡散層との間に形成された、前記第１導電型の第１ウェル領域と、
    前記第２主端子領域と前記拡散層との間に形成され、前記第１ウェル領域よりも不純物濃度の高い、前記第１導電型の第２ウェル領域と、
    を備える半導体装置。
  3. 前記第２ウェル領域は前記第２主端子領域の下部を覆うことを特徴とする請求項２に記載の半導体装置。
  4. 前記第２ウェル領域において、前記拡散層側は、前記第２主端子領域側より不純物濃度が高いことを特徴とする請求項２又は３に記載の半導体装置。
  5. 前記拡散層において、前記第２ウェル領域の下方部分は、前記第１ウェル領域の下方部分よりも不純物濃度が高いことを特徴とする請求項２乃至４のいずれかに記載の半導体装置。
  6. 第１導電型の半導体基板内に第１および第２の素子分離絶縁膜を形成し、
    前記半導体基板内に前記第１導電型とは逆導電型の第２導電型の不純物を注入して、前記第１および第２の素子分離絶縁膜に接し、かつ前記半導体基板の表面から所定の深さの位置に拡散層を形成すると共に、前記第１および第２の素子分離絶縁膜と前記拡散層とに囲まれた第１ウェル領域を形成し、
    前記半導体基板上にゲート絶縁膜を介してゲート電極を形成し、
    前記半導体基板内に前記ゲート電極を挟むように、前記第１導電型の第１主端子領域、及び前記第２導電型の第２主端子領域を形成し、
    前記半導体基板内に前記第１導電型の不純物を注入して、前記第２主端子領域と前記拡散層との間に第２ウェル領域を形成する、
    半導体装置の製造方法。
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