JP3444931B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7839—Field effect transistors with field effect produced by an insulated gate with Schottky drain or source contact
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Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、高集積化及び微細加工
に適した半導体装置及びその製造方法に関する。
に適した半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】シリコン基板上に形成したＭＯＳＦＥＴ
（金属、酸化物、半導体構造をゲートにもつ電界効果ト
ランジスタ）は、良質の単結晶基板を用いることができ
ることから、微細加工及び高集積化に適した半導体装置
として広く知られてきている。しかし、微細加工寸法が
１ミクロン以下になってくると、ゲート電極がオフ状態
でもソース、ドレイン両電極間にパンチスルーと呼ばれ
るリーク電流を生じたり、電界が強くなるためチャネル
を流れるキャリアの移動度が低下し、電流を増大させる
ことが困難になる短チャネル効果を生じたりする問題が
あった。
（金属、酸化物、半導体構造をゲートにもつ電界効果ト
ランジスタ）は、良質の単結晶基板を用いることができ
ることから、微細加工及び高集積化に適した半導体装置
として広く知られてきている。しかし、微細加工寸法が
１ミクロン以下になってくると、ゲート電極がオフ状態
でもソース、ドレイン両電極間にパンチスルーと呼ばれ
るリーク電流を生じたり、電界が強くなるためチャネル
を流れるキャリアの移動度が低下し、電流を増大させる
ことが困難になる短チャネル効果を生じたりする問題が
あった。
【０００３】こうしたＭＯＳＦＥＴの問題を解決するた
めに、トンネル現象という新たな動作メカニズムを持つ
トランジスタが提案されている。トンネル現象を用いた
素子は、例えば、特開昭６２−２３８６６７に記載され
ている。以下、この素子構造の概略を図２に、また、動
作を説明するバンド図を図３に示して説明する。この従
来技術においては、シリサイドからなるソース電極２２
６及びドレイン電極３２６がシリコン基板１００と形成
するショットキーバリアによって構成されるポテンシャ
ル井戸によって、共鳴トンネル現象が実現されている。
ゲート電極５００の寸法を極めて小さくし、ソース電極
２２６及びドレイン電極３２６に形成されるバリアの距
離間隔を短くすることで、ポテンシャル井戸をゲート直
下のシリコン基板に形成し、キャリアのエネルギーレベ
ルを量子化する。図３のバンド図に示すように、ポテン
シャル井戸内のキャリアのエネルギーレベルをゲート電
極により変化させ、ソース電極とポテンシャル井戸内の
エネルギーレベルが一致したとき共鳴トンネリングさせ
ることで、ソース電極、ドレイン電極間を流れる電流を
制御するものである。なお、図２において、６００は金
属配線、９００はゲート絶縁膜である。
めに、トンネル現象という新たな動作メカニズムを持つ
トランジスタが提案されている。トンネル現象を用いた
素子は、例えば、特開昭６２−２３８６６７に記載され
ている。以下、この素子構造の概略を図２に、また、動
作を説明するバンド図を図３に示して説明する。この従
来技術においては、シリサイドからなるソース電極２２
６及びドレイン電極３２６がシリコン基板１００と形成
するショットキーバリアによって構成されるポテンシャ
ル井戸によって、共鳴トンネル現象が実現されている。
ゲート電極５００の寸法を極めて小さくし、ソース電極
２２６及びドレイン電極３２６に形成されるバリアの距
離間隔を短くすることで、ポテンシャル井戸をゲート直
下のシリコン基板に形成し、キャリアのエネルギーレベ
ルを量子化する。図３のバンド図に示すように、ポテン
シャル井戸内のキャリアのエネルギーレベルをゲート電
極により変化させ、ソース電極とポテンシャル井戸内の
エネルギーレベルが一致したとき共鳴トンネリングさせ
ることで、ソース電極、ドレイン電極間を流れる電流を
制御するものである。なお、図２において、６００は金
属配線、９００はゲート絶縁膜である。
【０００４】
【発明が解決しようとする課題】上記従来技術は、ソー
ス、ドレイン両電極に形成されたショットキーバリアを
トンネルさせるために、両ショットキー接合に強い電界
を加える必要があった。このオン状態において、ソース
電極、ドレイン電極間に流れる電流は２つのポテンシャ
ルバリアを共鳴トンネル現象により越える必要があるた
め、チャネルのオン抵抗が大きくなるという問題があっ
た。また、この構造でゲート電極の電界効果によって強
い電界を与えると、基板深さ方向にも強い電界が生じる
ため、バンド間トンネル現象によるリーク電流等を引き
起こす問題があった。
ス、ドレイン両電極に形成されたショットキーバリアを
トンネルさせるために、両ショットキー接合に強い電界
を加える必要があった。このオン状態において、ソース
電極、ドレイン電極間に流れる電流は２つのポテンシャ
ルバリアを共鳴トンネル現象により越える必要があるた
め、チャネルのオン抵抗が大きくなるという問題があっ
た。また、この構造でゲート電極の電界効果によって強
い電界を与えると、基板深さ方向にも強い電界が生じる
ため、バンド間トンネル現象によるリーク電流等を引き
起こす問題があった。
【０００５】本発明の第１の目的は、チャネルのオン抵
抗が小さく、基板へのリーク電流の少ないデバイス特性
を持ったトランジスタを有する半導体装置を提供するこ
とにある。本発明の第２の目的は、そのような半導体装
置を製造するに適した半導体装置の製造方法を提供する
ことにある。
抗が小さく、基板へのリーク電流の少ないデバイス特性
を持ったトランジスタを有する半導体装置を提供するこ
とにある。本発明の第２の目的は、そのような半導体装
置を製造するに適した半導体装置の製造方法を提供する
ことにある。
【０００６】
【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体装置は、半導体基板とショッ
トキー接合を形成する金属よりなるソース電極と、これ
と異なる導電型の不純物領域よりなり、半導体基板の表
面領域内に設けられたドレイン電極と、ゲート電極と、
ゲート電極がゲート絶縁膜を介して電界効果を及ぼす領
域に設けられ、ドレイン電極と同じ導電型の不純物領域
よりなるドレイン拡張領域とよりなり、さらに、ソース
電極とドレイン拡張領域は、ショットキー接合を形成
し、かつ、そのショットキー接合の上端部の位置は、ゲ
ート絶縁膜の下面に接している半導体素子を少なくとも
１個有するように構成したものである。上記ドレイン拡
張領域の不純物濃度は、上記ドレイン電極の不純物濃度
より低いことが好ましい。
るために、本発明の半導体装置は、半導体基板とショッ
トキー接合を形成する金属よりなるソース電極と、これ
と異なる導電型の不純物領域よりなり、半導体基板の表
面領域内に設けられたドレイン電極と、ゲート電極と、
ゲート電極がゲート絶縁膜を介して電界効果を及ぼす領
域に設けられ、ドレイン電極と同じ導電型の不純物領域
よりなるドレイン拡張領域とよりなり、さらに、ソース
電極とドレイン拡張領域は、ショットキー接合を形成
し、かつ、そのショットキー接合の上端部の位置は、ゲ
ート絶縁膜の下面に接している半導体素子を少なくとも
１個有するように構成したものである。上記ドレイン拡
張領域の不純物濃度は、上記ドレイン電極の不純物濃度
より低いことが好ましい。
【０００７】この半導体装置の一例を図１に示して本発
明を説明する。半導体基板１００とショットキー接合を
形成する金属よりなるソース電極２００のみがショット
キーバリアを形成する。ゲート電極５００の下の、ソー
ス電極とドレイン電極間に、ドレイン電極と同じ導電型
を持つドレイン拡張領域３００が設けられている。ゲー
ト電極５００は、ゲート絶縁膜９００を介してドレイン
拡張領域３００に電界効果を及ぼし、ドレイン拡張領域
を空乏状態又は蓄積状態とすることができる。図４はソ
ース電極２００とドレイン拡張領域の接合を示した説明
図である。図４ａはドレイン拡張領域が深さ方向にゲー
ト電界効果により空乏化された状態を示す。ソース電極
２００とドレイン電極間には広い空乏層があるためソー
ス電極とドレイン拡張領域間の接合にはほとんど電界が
かからず電流が流れない。図４ｂに示すように蓄積状態
にすると、ソース電極、ドレイン拡張領域間の接合に強
電界が生じ、トンネル電流がソース電極２００の持つシ
ョットキーバリアを越えて流れる。よってソース、ドレ
イン電極間のチャネルが導通状態をとることができる。
明を説明する。半導体基板１００とショットキー接合を
形成する金属よりなるソース電極２００のみがショット
キーバリアを形成する。ゲート電極５００の下の、ソー
ス電極とドレイン電極間に、ドレイン電極と同じ導電型
を持つドレイン拡張領域３００が設けられている。ゲー
ト電極５００は、ゲート絶縁膜９００を介してドレイン
拡張領域３００に電界効果を及ぼし、ドレイン拡張領域
を空乏状態又は蓄積状態とすることができる。図４はソ
ース電極２００とドレイン拡張領域の接合を示した説明
図である。図４ａはドレイン拡張領域が深さ方向にゲー
ト電界効果により空乏化された状態を示す。ソース電極
２００とドレイン電極間には広い空乏層があるためソー
ス電極とドレイン拡張領域間の接合にはほとんど電界が
かからず電流が流れない。図４ｂに示すように蓄積状態
にすると、ソース電極、ドレイン拡張領域間の接合に強
電界が生じ、トンネル電流がソース電極２００の持つシ
ョットキーバリアを越えて流れる。よってソース、ドレ
イン電極間のチャネルが導通状態をとることができる。
【０００８】また、上記第２の目的を達成するために、
本発明の半導体装置の製造方法は、半導体基板の表面領
域内に、表面領域の導電型と異なる導電型の不純物領域
よりなるドレイン拡張領域を形成し、少なくともドレイ
ン拡張領域上に、ゲート絶縁膜を、その上にゲート電極
を形成し、ドレイン拡張領域と同じ導電型の不純物領域
よりなるドレイン電極を形成し、さらに、半導体基板と
ショットキー接合を形成する金属よりなるソース電極を
形成して、半導体素子を製造し、かつ、ソース電極とド
レイン拡張領域とが形成するショットキー接合の上端部
の位置をゲート絶縁膜の下面に接するように製造するも
のである。
本発明の半導体装置の製造方法は、半導体基板の表面領
域内に、表面領域の導電型と異なる導電型の不純物領域
よりなるドレイン拡張領域を形成し、少なくともドレイ
ン拡張領域上に、ゲート絶縁膜を、その上にゲート電極
を形成し、ドレイン拡張領域と同じ導電型の不純物領域
よりなるドレイン電極を形成し、さらに、半導体基板と
ショットキー接合を形成する金属よりなるソース電極を
形成して、半導体素子を製造し、かつ、ソース電極とド
レイン拡張領域とが形成するショットキー接合の上端部
の位置をゲート絶縁膜の下面に接するように製造するも
のである。
【０００９】上記ドレイン電極の形成は、ゲート電極に
自己整合でドレイン電極を形成するか、或いは、ゲート
電極の側部に側壁を形成し、この側壁に自己整合でドレ
イン電極を形成することが好ましい。また、上記ソース
電極の形成は、ゲート電極に自己整合でソース電極を形
成するか、或いは、ゲート電極の側部に側壁を形成し、
この側壁に自己整合でソース電極を形成することが好ま
しい。
自己整合でドレイン電極を形成するか、或いは、ゲート
電極の側部に側壁を形成し、この側壁に自己整合でドレ
イン電極を形成することが好ましい。また、上記ソース
電極の形成は、ゲート電極に自己整合でソース電極を形
成するか、或いは、ゲート電極の側部に側壁を形成し、
この側壁に自己整合でソース電極を形成することが好ま
しい。
【００１０】
【作用】チャネル電流は、ソース電極とドレイン拡張領
域の接合のみに形成されたショットキーバリアによって
制御されるため、オン状態の抵抗を小さくすることがで
きる。また、電流を流すドレイン拡張領域は、基板とＰ
Ｎ接合により電気的に分離されているため深さ方向の電
界を小さく、基板へのリーク電流を抑えることができ
る。
域の接合のみに形成されたショットキーバリアによって
制御されるため、オン状態の抵抗を小さくすることがで
きる。また、電流を流すドレイン拡張領域は、基板とＰ
Ｎ接合により電気的に分離されているため深さ方向の電
界を小さく、基板へのリーク電流を抑えることができ
る。
【００１１】また、チャネルは、ゲート電極の加工寸法
によらず、ソース電極端の空乏層のみにより決められ
る。そのため、ポテンシャル井戸形成のためのゲートの
微細加工を必ずしも必要とせず、容易に良好な特性をも
つ半導体装置を形成することができる。
によらず、ソース電極端の空乏層のみにより決められ
る。そのため、ポテンシャル井戸形成のためのゲートの
微細加工を必ずしも必要とせず、容易に良好な特性をも
つ半導体装置を形成することができる。
【００１２】さらにまた、ドレイン電極は基板とＰＮ接
合を持つため、逆方向バイアスに対して高い耐圧をもっ
ている。従来のトンネル現象を用いた素子は、ソース電
極、ドレイン電極が共にショットキー接合によりシリコ
ン基板と接しているため、基板とこれらの電極間に高い
電圧がかかると、基板とソース電極又はドレイン電極間
で導通を生じ、一般のＭＯＳＦＥＴとの互換性を著しく
損なうという問題があった。本発明の素子は、上記のよ
うに逆方向バイアスに対して高い耐圧をもっているた
め、一般のＭＯＳＦＥＴとも整合性良く用いることもで
きる。
合を持つため、逆方向バイアスに対して高い耐圧をもっ
ている。従来のトンネル現象を用いた素子は、ソース電
極、ドレイン電極が共にショットキー接合によりシリコ
ン基板と接しているため、基板とこれらの電極間に高い
電圧がかかると、基板とソース電極又はドレイン電極間
で導通を生じ、一般のＭＯＳＦＥＴとの互換性を著しく
損なうという問題があった。本発明の素子は、上記のよ
うに逆方向バイアスに対して高い耐圧をもっているた
め、一般のＭＯＳＦＥＴとも整合性良く用いることもで
きる。
【００１３】
【実施例】以下、図面を用いて本発明の実施例を説明す
る。図１は本発明の基本的な素子構造を表わす第１の実
施例の半導体装置の断面図である。また、図５から図１
１は、図１に示した半導体装置の製造工程を説明するた
めの製造途中の半導体装置の断面構造図である。図３１
ａは代表的な素子平面レイアウトを示すマスクパターン
図である。図３１ａのＡ−Ｂ断面が図１に示されてい
る。
る。図１は本発明の基本的な素子構造を表わす第１の実
施例の半導体装置の断面図である。また、図５から図１
１は、図１に示した半導体装置の製造工程を説明するた
めの製造途中の半導体装置の断面構造図である。図３１
ａは代表的な素子平面レイアウトを示すマスクパターン
図である。図３１ａのＡ−Ｂ断面が図１に示されてい
る。
【００１４】図１に示すように、Ｐ型シリコン基板１０
０の素子分離絶縁膜９１０によって囲まれた素子領域
に、タングステンからなるソース電極２００と、砒素を
５×１０20ｃｍ~3ドーピングしたドレイン電極３５０と
が形成され、さらに、このソース電極２００とドレイン
電極３５０間に、砒素を３×１０18ｃｍ~3ドーピングし
たドレイン拡張領域３００が形成されている。ゲート電
極５００は高濃度にリンをドーピングすることで導電化
した多結晶シリコンからなる。このゲート電極５００は
ゲート絶縁膜９００を介してドレイン拡張領域３００に
電界効果を及ぼす。また、ドレイン電極３５０は基板と
異なる導電型をもつため、ＰＮ接合が形成されている。
そのため、ドレイン側には基板に対して高い電圧を加え
ることができる。そこで、ソース電極と基板をほぼ同電
位とし、ドレイン側の接合に逆バイアスがかかるように
すれば良い。
０の素子分離絶縁膜９１０によって囲まれた素子領域
に、タングステンからなるソース電極２００と、砒素を
５×１０20ｃｍ~3ドーピングしたドレイン電極３５０と
が形成され、さらに、このソース電極２００とドレイン
電極３５０間に、砒素を３×１０18ｃｍ~3ドーピングし
たドレイン拡張領域３００が形成されている。ゲート電
極５００は高濃度にリンをドーピングすることで導電化
した多結晶シリコンからなる。このゲート電極５００は
ゲート絶縁膜９００を介してドレイン拡張領域３００に
電界効果を及ぼす。また、ドレイン電極３５０は基板と
異なる導電型をもつため、ＰＮ接合が形成されている。
そのため、ドレイン側には基板に対して高い電圧を加え
ることができる。そこで、ソース電極と基板をほぼ同電
位とし、ドレイン側の接合に逆バイアスがかかるように
すれば良い。
【００１５】代表的な素子動作として、ソース電極と基
板電極を基準電位とし、ドレイン電極３５０に基準電位
に対して高電位を与えることが考えられる。例えば、ゲ
ート電極５００が基準電位のとき、ドレイン拡張領域３
００が空乏化されるため、ソース電極、ドレイン電極間
には電流が流れず、オフ状態をとる。一方、ドレイン電
極３５０に対して高い電位をゲート電極５００に与える
と、ドレイン拡張領域３００は基板表面側が蓄積状態と
なり、ドレインバイアスがソース電極、ドレイン拡張領
域間のショットキーバリアにかかるため、室温において
も強い直接トンネル電流を生じオン状態をとる。さら
に、従来のＭＯＳＦＥＴでは、キャリアが表面強反転層
中を流れていたのに対して、この構造では、蓄積状態の
バルク中を流れることになるため、高い移動度を得るこ
とができる。
板電極を基準電位とし、ドレイン電極３５０に基準電位
に対して高電位を与えることが考えられる。例えば、ゲ
ート電極５００が基準電位のとき、ドレイン拡張領域３
００が空乏化されるため、ソース電極、ドレイン電極間
には電流が流れず、オフ状態をとる。一方、ドレイン電
極３５０に対して高い電位をゲート電極５００に与える
と、ドレイン拡張領域３００は基板表面側が蓄積状態と
なり、ドレインバイアスがソース電極、ドレイン拡張領
域間のショットキーバリアにかかるため、室温において
も強い直接トンネル電流を生じオン状態をとる。さら
に、従来のＭＯＳＦＥＴでは、キャリアが表面強反転層
中を流れていたのに対して、この構造では、蓄積状態の
バルク中を流れることになるため、高い移動度を得るこ
とができる。
【００１６】以下、図５から図１１を用いて、Ｐ型シリ
コン基板上に形成したＮ型不純物拡散層をドレイン電極
とする素子の製造方法を説明する。 図５；Ｐ型シリコン単結晶基板１００の表面にイオン打
ち込み法及び熱処理を加える既知の工程により、１×１
０17ｃｍ~3のボロンを含む深さ３μｍの表面層（ウェ
ル）を形成する（図中基板１００として表示した部分が
この表面層に相当し、素子動作上、この表面層が基板電
極となる）。熱酸化により１０ｎｍの下地酸化膜層（図
示せず）を形成し、化学気相成長法（Chemical Vapor D
epositionMethod：ＣＶＤ法）により１２０ｎｍのシリ
コン窒化膜（図示せず）を堆積し、ホトレジスト法を用
いて、図３１ａに示す素子領域１８０をパターニング
し、基板面垂直方向に異方的にエッチング加工する。シ
リコン窒化膜をマスクにして６０ｋｅＶの加速電圧でボ
ロンを２×１０13ｃｍ~2のドーズ量でイオン打ち込みす
る。上記基板を熱酸化し、素子分離領域に３００ｎｍの
フィールド酸化膜９１０を形成し、シリコン窒化膜を除
去する。これらの工程はいわゆるＬＯＣＯＳ（選択酸化
素子分離領域形成法）工程と同一である。
コン基板上に形成したＮ型不純物拡散層をドレイン電極
とする素子の製造方法を説明する。 図５；Ｐ型シリコン単結晶基板１００の表面にイオン打
ち込み法及び熱処理を加える既知の工程により、１×１
０17ｃｍ~3のボロンを含む深さ３μｍの表面層（ウェ
ル）を形成する（図中基板１００として表示した部分が
この表面層に相当し、素子動作上、この表面層が基板電
極となる）。熱酸化により１０ｎｍの下地酸化膜層（図
示せず）を形成し、化学気相成長法（Chemical Vapor D
epositionMethod：ＣＶＤ法）により１２０ｎｍのシリ
コン窒化膜（図示せず）を堆積し、ホトレジスト法を用
いて、図３１ａに示す素子領域１８０をパターニング
し、基板面垂直方向に異方的にエッチング加工する。シ
リコン窒化膜をマスクにして６０ｋｅＶの加速電圧でボ
ロンを２×１０13ｃｍ~2のドーズ量でイオン打ち込みす
る。上記基板を熱酸化し、素子分離領域に３００ｎｍの
フィールド酸化膜９１０を形成し、シリコン窒化膜を除
去する。これらの工程はいわゆるＬＯＣＯＳ（選択酸化
素子分離領域形成法）工程と同一である。
【００１７】図６；この基板表面に砒素を２×１０14ｃ
ｍ~2のドーズ量で、１５ｋｅＶの加速電圧でイオン打ち
込みし、素子領域基板表面にドレイン拡張領域３００を
形成する。
ｍ~2のドーズ量で、１５ｋｅＶの加速電圧でイオン打ち
込みし、素子領域基板表面にドレイン拡張領域３００を
形成する。
【００１８】図７；基板１００上に熱酸化により４ｎｍ
のゲート絶縁膜９００を形成し、ＣＶＤ法によりリンを
高濃度にドーピングすることで導電化した多結晶シリコ
ンを２００ｎｍの厚さに形成し、続いて１００ｎｍの厚
さのシリコン酸化膜を堆積し、ホトレジスト法によりパ
ターニングし、ＲＩＥ（反応性イオンエッチング）法で
ゲート電極５００を加工する。基板表面にＣＶＤ法によ
り５ｎｍのシリコン酸化膜層（図示せず）を堆積後、ホ
トレジスト４００によりソース側の基板領域を覆い、ホ
トレジスト４００及びゲート電極５００上のシリコン酸
化膜をマスクにして砒素を加速電圧３０ｋｅＶ、ドーズ
量３×１０15ｃｍ~2でイオン打ち込みし、ドレイン電極
３５０を形成する。 図８；ＣＶＤ法により１５０ｎｍのシリコン酸化膜を堆
積後、ＲＩＥ法を用いてゲート電極５００側面のみに側
壁スペーサ９６０を形成する。
のゲート絶縁膜９００を形成し、ＣＶＤ法によりリンを
高濃度にドーピングすることで導電化した多結晶シリコ
ンを２００ｎｍの厚さに形成し、続いて１００ｎｍの厚
さのシリコン酸化膜を堆積し、ホトレジスト法によりパ
ターニングし、ＲＩＥ（反応性イオンエッチング）法で
ゲート電極５００を加工する。基板表面にＣＶＤ法によ
り５ｎｍのシリコン酸化膜層（図示せず）を堆積後、ホ
トレジスト４００によりソース側の基板領域を覆い、ホ
トレジスト４００及びゲート電極５００上のシリコン酸
化膜をマスクにして砒素を加速電圧３０ｋｅＶ、ドーズ
量３×１０15ｃｍ~2でイオン打ち込みし、ドレイン電極
３５０を形成する。 図８；ＣＶＤ法により１５０ｎｍのシリコン酸化膜を堆
積後、ＲＩＥ法を用いてゲート電極５００側面のみに側
壁スペーサ９６０を形成する。
【００１９】図９；ドレイン側をホトレジスト４０１に
より覆い、ソース側のみ基板を露出させ、ホトレジスト
４０１、素子分離絶縁膜９１０、ゲート電極５００上の
シリコン酸化膜、側壁スペーサ９６０及びゲート絶縁膜
９００をマスクにＳＦ6ガスを用いて、シリコン基板を
ゲート電極５００直下にドレイン拡張領域とソース電極
境界が配置されるように基板を等方的にエッチングす
る。
より覆い、ソース側のみ基板を露出させ、ホトレジスト
４０１、素子分離絶縁膜９１０、ゲート電極５００上の
シリコン酸化膜、側壁スペーサ９６０及びゲート絶縁膜
９００をマスクにＳＦ6ガスを用いて、シリコン基板を
ゲート電極５００直下にドレイン拡張領域とソース電極
境界が配置されるように基板を等方的にエッチングす
る。
【００２０】図１０；基板表面を洗浄後、ＷＦ6のＳｉ
Ｈ4還元を用いたＣＶＤ法によりシリコン上、すなわち
ソース領域及びドレイン電極３５０上に、選択的にタン
グステン層を厚さ１００ｎｍ堆積し、ソース電極２００
及びタングステン積み上げ層３６０を形成する。このと
き、ソース領域に堆積されたタングステン層は、基板及
びドレイン拡張領域３００とショットキー接合をもった
ソース電極２００になる。
Ｈ4還元を用いたＣＶＤ法によりシリコン上、すなわち
ソース領域及びドレイン電極３５０上に、選択的にタン
グステン層を厚さ１００ｎｍ堆積し、ソース電極２００
及びタングステン積み上げ層３６０を形成する。このと
き、ソース領域に堆積されたタングステン層は、基板及
びドレイン拡張領域３００とショットキー接合をもった
ソース電極２００になる。
【００２１】図１１；通常通り、ＣＶＤ法によりシリコ
ン酸化膜の堆積及びＳＯＧ（シリコン オン グラス）
塗布材により、平坦な層間絶縁膜を形成する。以下、ソ
ース、ドレイン及びゲート電極にコンタクトホールを開
孔し、さらに、シリコンを含むアルミニウムをスパッタ
法により５００ｎｍ堆積後、配線加工６００を行なうこ
とで図１に示した半導体装置を得ることができる。これ
らの配線工程は従来と同様に行なうことができる。
ン酸化膜の堆積及びＳＯＧ（シリコン オン グラス）
塗布材により、平坦な層間絶縁膜を形成する。以下、ソ
ース、ドレイン及びゲート電極にコンタクトホールを開
孔し、さらに、シリコンを含むアルミニウムをスパッタ
法により５００ｎｍ堆積後、配線加工６００を行なうこ
とで図１に示した半導体装置を得ることができる。これ
らの配線工程は従来と同様に行なうことができる。
【００２２】なお、図３１ａは、上述のように素子平面
レイアウトを示すマスクパターン図である。本発明の素
子ではソース電極２００とドレイン拡張領域の接合が電
流量を決めるため、図３１ｂに示すようにリング状のゲ
ート電極配置を行なうこともできる。このような配置と
すると、大きな電流を取り出すことができる。なお、図
において、１８０は素子領域である。
レイアウトを示すマスクパターン図である。本発明の素
子ではソース電極２００とドレイン拡張領域の接合が電
流量を決めるため、図３１ｂに示すようにリング状のゲ
ート電極配置を行なうこともできる。このような配置と
すると、大きな電流を取り出すことができる。なお、図
において、１８０は素子領域である。
【００２３】第２の実施例として別工程によるドレイン
電極の形成方法を図１２から図１４に示す。 図１２；ドレイン拡張領域３００、ゲート電極５００、
その上のシリコン酸化膜の形成、パターニングまでを第
１の実施例と同様に行なった後、ゲート電極側面に側壁
スペーサ９６０を形成する。ゲート電極の上のシリコン
酸化膜、側壁スペーサ９６０及び素子分離絶縁膜９１０
をマスクに基板をエッチングする。このエッチングにお
いては、シリコン酸化膜のみがマスクとなるため、弗硝
酸水溶液等によるウェットエッチングを用いることがで
きる。
電極の形成方法を図１２から図１４に示す。 図１２；ドレイン拡張領域３００、ゲート電極５００、
その上のシリコン酸化膜の形成、パターニングまでを第
１の実施例と同様に行なった後、ゲート電極側面に側壁
スペーサ９６０を形成する。ゲート電極の上のシリコン
酸化膜、側壁スペーサ９６０及び素子分離絶縁膜９１０
をマスクに基板をエッチングする。このエッチングにお
いては、シリコン酸化膜のみがマスクとなるため、弗硝
酸水溶液等によるウェットエッチングを用いることがで
きる。
【００２４】図１３；ソース領域をホトレジスト４０２
によりマスクし、イオン打ち込み法を用いてドレイン電
極３５０を形成する。このとき、基板面に対して斜めの
入射角をもたせることで、ゲート電極５００下側に適切
な電極形状を得ることができる。このときのドーズ量等
は第１の実施例と同様である。
によりマスクし、イオン打ち込み法を用いてドレイン電
極３５０を形成する。このとき、基板面に対して斜めの
入射角をもたせることで、ゲート電極５００下側に適切
な電極形状を得ることができる。このときのドーズ量等
は第１の実施例と同様である。
【００２５】図１４；図１０に示した第１の実施例と同
様に、基板上にタングステン層を形成し、ソース電極２
００及びタングステン積み上げ層３６０を形成する。こ
の工程により、ソース電極２００及びタングステン積み
上げ層３６０の表面の高さをほぼ等しくすることがで
き、配線工程をより容易なものとすることができる。
様に、基板上にタングステン層を形成し、ソース電極２
００及びタングステン積み上げ層３６０を形成する。こ
の工程により、ソース電極２００及びタングステン積み
上げ層３６０の表面の高さをほぼ等しくすることがで
き、配線工程をより容易なものとすることができる。
【００２６】次に第３の実施例として、ドレイン電極の
他の形成法を示す。第１の実施例の図８に示した工程に
おいて、側壁スペーサ９６０形成の際に、図１５に示す
ように、ドレイン電極３５０を覆うシリコン酸化膜９６
５を残すようにパターニングする。以下、図１２に示し
たと同様にシリコン酸化膜のみをマスクに基板エッチン
グすることができる。このようにして図１７に示す構造
が得られる。
他の形成法を示す。第１の実施例の図８に示した工程に
おいて、側壁スペーサ９６０形成の際に、図１５に示す
ように、ドレイン電極３５０を覆うシリコン酸化膜９６
５を残すようにパターニングする。以下、図１２に示し
たと同様にシリコン酸化膜のみをマスクに基板エッチン
グすることができる。このようにして図１７に示す構造
が得られる。
【００２７】次に第４の実施例として、図１６にその他
のドレイン電極形成法の例を示す。第１の実施例と同様
に、ゲート電極５００を加工後、ゲート電極５００をマ
スクにイオン打ち込みし、ドレイン電極３５０をゲート
電極両脇に形成する。図１５と同様にドレイン側をシリ
コン酸化膜９６５でマスクすると共に側壁スペーサ９６
０を形成した後、弗硝酸を用いて基板をエッチングす
る。このウェットエッチングは、高濃度領域でエッチン
グ速度が速い特性を持っているため、イオン打ち込みで
形成したドレイン電極形状に沿ったエッチング形状を得
ることができる。そのため、素子特性を支配するソース
電極とドレイン拡張領域の接合を、有効に電界を及ぼす
ことができるようにゲート電極下に位置させることがで
きる。その構造は図１７に示した構造と同じである。
のドレイン電極形成法の例を示す。第１の実施例と同様
に、ゲート電極５００を加工後、ゲート電極５００をマ
スクにイオン打ち込みし、ドレイン電極３５０をゲート
電極両脇に形成する。図１５と同様にドレイン側をシリ
コン酸化膜９６５でマスクすると共に側壁スペーサ９６
０を形成した後、弗硝酸を用いて基板をエッチングす
る。このウェットエッチングは、高濃度領域でエッチン
グ速度が速い特性を持っているため、イオン打ち込みで
形成したドレイン電極形状に沿ったエッチング形状を得
ることができる。そのため、素子特性を支配するソース
電極とドレイン拡張領域の接合を、有効に電界を及ぼす
ことができるようにゲート電極下に位置させることがで
きる。その構造は図１７に示した構造と同じである。
【００２８】次に、第５の実施例として、同一基板上に
本発明の半導体素子と従来のＭＯＳＦＥＴを集積した例
を示す。本発明の半導体装置の製造工程は従来のＭＯＳ
ＦＥＴの製造工程と高い整合性をもっているため、同一
基板上に本発明の半導体素子と従来のＭＯＳＦＥＴを集
積することができる。その製造工程を図１８から図２１
に示す。
本発明の半導体素子と従来のＭＯＳＦＥＴを集積した例
を示す。本発明の半導体装置の製造工程は従来のＭＯＳ
ＦＥＴの製造工程と高い整合性をもっているため、同一
基板上に本発明の半導体素子と従来のＭＯＳＦＥＴを集
積することができる。その製造工程を図１８から図２１
に示す。
【００２９】図１８；ＬＯＣＯＳ法を用いて素子分離領
域９１０を形成後、本発明の素子形成領域表面にドレイ
ン拡張領域３００を形成する。 図１９；ゲート絶縁膜及びゲート電極５００を本発明の
素子形成領域と従来のＭＯＳＦＥＴ形成領域に共通に形
成したのち、本発明の素子のドレイン拡張領域３５０、
従来のＭＯＳＦＥＴのソース電極２１０及びドレイン電
極３５５をイオン打ち込みによりそれぞれ形成する。こ
れらのイオン打ち込みは共通化することもできる。
域９１０を形成後、本発明の素子形成領域表面にドレイ
ン拡張領域３００を形成する。 図１９；ゲート絶縁膜及びゲート電極５００を本発明の
素子形成領域と従来のＭＯＳＦＥＴ形成領域に共通に形
成したのち、本発明の素子のドレイン拡張領域３５０、
従来のＭＯＳＦＥＴのソース電極２１０及びドレイン電
極３５５をイオン打ち込みによりそれぞれ形成する。こ
れらのイオン打ち込みは共通化することもできる。
【００３０】図２０；本発明の素子のソース領域をエッ
チング後、このソース領域及びシリコンの露出している
ドレイン電極３５０、ソース電極２１０、ドレイン電極
３５５の上にそれぞれ選択的にタングステン層を堆積
し、タングステン積み上げ層３６０、３５６、ソース電
極２００を形成する。 図２１；これらの素子間を配線することで、集積半導体
装置を得ることができる。
チング後、このソース領域及びシリコンの露出している
ドレイン電極３５０、ソース電極２１０、ドレイン電極
３５５の上にそれぞれ選択的にタングステン層を堆積
し、タングステン積み上げ層３６０、３５６、ソース電
極２００を形成する。 図２１；これらの素子間を配線することで、集積半導体
装置を得ることができる。
【００３１】次に、第６の実施例として、ドレイン拡張
領域の他の形成法を図２２から図２５に示す。 図２２；ＬＯＣＯＳ法により素子分離領域９１０を形成
後、素子領域の基板表面を硫酸を用いて洗浄したのち、
砒素をドーピングしながらアモルファス状態のシリコン
層１１０をＣＶＤ法により堆積する。この基板を６００
℃の低温熱処理により固相状態で単結晶化したのち、素
子パターニングを行なう。本構造ではシリコン層１１０
がドレイン拡張領域となる。
領域の他の形成法を図２２から図２５に示す。 図２２；ＬＯＣＯＳ法により素子分離領域９１０を形成
後、素子領域の基板表面を硫酸を用いて洗浄したのち、
砒素をドーピングしながらアモルファス状態のシリコン
層１１０をＣＶＤ法により堆積する。この基板を６００
℃の低温熱処理により固相状態で単結晶化したのち、素
子パターニングを行なう。本構造ではシリコン層１１０
がドレイン拡張領域となる。
【００３２】図２３；実施例１と同様にゲート絶縁膜、
ゲート電極５００、その上のシリコン酸化膜、側壁スペ
ーサ及びドレイン電極３５０を形成する。 図２４；ソース領域をエッチングした後、タングステン
層を選択的に堆積し、ソース電極２００及びタングステ
ン積み上げ層３６０とする。 図２５；金属配線６００を行なうことで半導体装置を得
ることができる。本製造方法では、ドレイン拡張領域内
の不純物分布を深さ方向に均一に制御することができ、
素子間での特性バラツキを小さくすることができる。
ゲート電極５００、その上のシリコン酸化膜、側壁スペ
ーサ及びドレイン電極３５０を形成する。 図２４；ソース領域をエッチングした後、タングステン
層を選択的に堆積し、ソース電極２００及びタングステ
ン積み上げ層３６０とする。 図２５；金属配線６００を行なうことで半導体装置を得
ることができる。本製造方法では、ドレイン拡張領域内
の不純物分布を深さ方向に均一に制御することができ、
素子間での特性バラツキを小さくすることができる。
【００３３】さらに、第７の実施例として、ＳＯＩ（シ
リコン オン インシュレーター）基板を用いた半導体
装置の製造方法の例を図２６から図３０に示す。 図２６；シリコン基板１００上に埋込シリコン酸化膜層
９２０を持ったＳＯＩ基板１２０上に素子を形成する。
この素子は基板１２０がドレイン拡張領域となる。
リコン オン インシュレーター）基板を用いた半導体
装置の製造方法の例を図２６から図３０に示す。 図２６；シリコン基板１００上に埋込シリコン酸化膜層
９２０を持ったＳＯＩ基板１２０上に素子を形成する。
この素子は基板１２０がドレイン拡張領域となる。
【００３４】図２７；ＳＯＩ基板１２０上に、ゲート絶
縁膜、ゲート電極５００、シリコン酸化膜を第１の実施
例と同様にして形成する。 図２８；ドレイン電極３５０を第１の実施例と同様にし
て形成後、ゲート電極側面に側壁スペーサ９６０を形成
する。ドレイン領域をホトレジストで覆った後、ホトレ
ジスト、ゲート電極５００上のシリコン酸化膜及び側壁
スペーサ９６０をマスクにソース領域をＲＩＥ法により
エッチングする。
縁膜、ゲート電極５００、シリコン酸化膜を第１の実施
例と同様にして形成する。 図２８；ドレイン電極３５０を第１の実施例と同様にし
て形成後、ゲート電極側面に側壁スペーサ９６０を形成
する。ドレイン領域をホトレジストで覆った後、ホトレ
ジスト、ゲート電極５００上のシリコン酸化膜及び側壁
スペーサ９６０をマスクにソース領域をＲＩＥ法により
エッチングする。
【００３５】図２９；ソース領域及びドレイン電極３５
０上に選択的にタングステン層を堆積し、ソース電極２
００、タングステン積み上げ層３６０とする。 図３０；ポリイミド系の耐熱性樹脂を用いて層間膜を形
成後、コンタクトを開孔し、タングステンの選択堆積法
により配線下地層６０５を形成し、さらに金属配線６０
０を形成する。本素子は、ソース電極が基板と絶縁膜分
離されているため、ソース側の電位設定の自由度を大き
くすることができる。
０上に選択的にタングステン層を堆積し、ソース電極２
００、タングステン積み上げ層３６０とする。 図３０；ポリイミド系の耐熱性樹脂を用いて層間膜を形
成後、コンタクトを開孔し、タングステンの選択堆積法
により配線下地層６０５を形成し、さらに金属配線６０
０を形成する。本素子は、ソース電極が基板と絶縁膜分
離されているため、ソース側の電位設定の自由度を大き
くすることができる。
【００３６】次に、本発明の半導体装置の特性について
説明する。本発明の素子では、チャネル方向にＰＮ接合
を持たないため、従来のＭＯＳＦＥＴでドレイン耐圧を
決めているアバランシェ ブレーク ダウン現象を引き
起こさない。図３２にゲート電圧をパラメータとした従
来のＭＯＳＦＥＴのドレイン電圧と電流の関係を示した
代表的な特性説明図を示す。本来、ゲート電圧一定のま
まドレイン電圧を増大させると電流値は一定の飽和電流
値になることが期待される。しかし、ドレイン電圧が耐
圧限界より高くなるとチャネルを走行し、ホットな状態
となったキャリアがドレイン電極付近で衝突電離し、ア
バランシェ現象を引き起こす。そのため、この電流が急
激に増大し、ブレークダウンを引き起こす。そのため、
この耐圧限界以下の領域で素子を用いることが必要であ
った。そこでこうした現象を避けられる本発明の素子
は、回路中において高い耐圧を必要とする個所で用いる
と極めて有効である。
説明する。本発明の素子では、チャネル方向にＰＮ接合
を持たないため、従来のＭＯＳＦＥＴでドレイン耐圧を
決めているアバランシェ ブレーク ダウン現象を引き
起こさない。図３２にゲート電圧をパラメータとした従
来のＭＯＳＦＥＴのドレイン電圧と電流の関係を示した
代表的な特性説明図を示す。本来、ゲート電圧一定のま
まドレイン電圧を増大させると電流値は一定の飽和電流
値になることが期待される。しかし、ドレイン電圧が耐
圧限界より高くなるとチャネルを走行し、ホットな状態
となったキャリアがドレイン電極付近で衝突電離し、ア
バランシェ現象を引き起こす。そのため、この電流が急
激に増大し、ブレークダウンを引き起こす。そのため、
この耐圧限界以下の領域で素子を用いることが必要であ
った。そこでこうした現象を避けられる本発明の素子
は、回路中において高い耐圧を必要とする個所で用いる
と極めて有効である。
【００３７】図３３に耐圧を必要とする例として広く用
いられているラッチ回路の一例を示す。図中矢印はＮ型
基板上に形成された素子を示す。Ｖｉｎから入力された
電位をラッチし、出力としてＶｉｎより大きなＶｃｃＨ
信号を与えるものである。この回路において、図中カギ
印で示した高耐圧部にはＶｃｃＨの高電圧がかかること
があるため、従来ＭＯＳＦＥＴでは、バッファ層を導入
するなどの対策が必須であった。しかし、これらの対策
は、一方では電流量の減少を引き起こす等の問題を生じ
ている。この回路に本発明の素子を用い、カギ印で示し
た方をドレイン電極側とすることで、これらの問題を回
避することができる。
いられているラッチ回路の一例を示す。図中矢印はＮ型
基板上に形成された素子を示す。Ｖｉｎから入力された
電位をラッチし、出力としてＶｉｎより大きなＶｃｃＨ
信号を与えるものである。この回路において、図中カギ
印で示した高耐圧部にはＶｃｃＨの高電圧がかかること
があるため、従来ＭＯＳＦＥＴでは、バッファ層を導入
するなどの対策が必須であった。しかし、これらの対策
は、一方では電流量の減少を引き起こす等の問題を生じ
ている。この回路に本発明の素子を用い、カギ印で示し
た方をドレイン電極側とすることで、これらの問題を回
避することができる。
【００３８】図３４は、本発明の２つの素子を組み合わ
せた例を示す断面図である。共通のソース電極２００を
持ち、基板と等しいＶＧＮＤ電位が給電されている。
せた例を示す断面図である。共通のソース電極２００を
持ち、基板と等しいＶＧＮＤ電位が給電されている。
【００３９】従来の一般のＭＯＳＦＥＴ構造はソース、
ドレインが対称に作れることが一つの特徴になってい
る。しかし、現在ＣＭＯＳ回路ではＮＭＯＳとＰＭＯＳ
を組み合わせたインバータを基本として用いられてい
る。例えば、図３３のトランジスタＴｒ１、Ｔｒ３によ
るインバータをみることができる。ここで見られるよう
にインバータでは、ソース電位を電源電位あるいは接地
電位に固定して用いられているため、対称性を持つ必要
がない。ソース、ドレイン電極が非対称な本発明の素子
も、こうしたインバータを基本とした回路中では従来の
一般のＭＯＳＦＥＴと容易に置き換えることができる。
また、図１８から図２１に示したように、従来の一般の
ＭＯＳＦＥＴとの集積も容易であることから、対称性の
必要な個所に従来の一般のＭＯＳＦＥＴをおき、高耐圧
部に本発明素子を応用することができる。
ドレインが対称に作れることが一つの特徴になってい
る。しかし、現在ＣＭＯＳ回路ではＮＭＯＳとＰＭＯＳ
を組み合わせたインバータを基本として用いられてい
る。例えば、図３３のトランジスタＴｒ１、Ｔｒ３によ
るインバータをみることができる。ここで見られるよう
にインバータでは、ソース電位を電源電位あるいは接地
電位に固定して用いられているため、対称性を持つ必要
がない。ソース、ドレイン電極が非対称な本発明の素子
も、こうしたインバータを基本とした回路中では従来の
一般のＭＯＳＦＥＴと容易に置き換えることができる。
また、図１８から図２１に示したように、従来の一般の
ＭＯＳＦＥＴとの集積も容易であることから、対称性の
必要な個所に従来の一般のＭＯＳＦＥＴをおき、高耐圧
部に本発明素子を応用することができる。
【００４０】図３５は、配線層等を駆動するドライバ回
路を示したものである。入力されるＶｃｃＬに比べ大き
な信号ＶｃｃＨを出力することで、Ｖｏｕｔにつながる
配線層を駆動するものである。ここでもカギ印で示した
部位に高い電圧がかかるため高耐圧素子が必要である。
本発明の素子は、基板とソース電極がショットキー接合
を形成し、接合のオン電圧以下では電気的に分離されて
いる。そのため基板電位と異なるオン電圧以下の信号を
ソース側に与え、それをドレイン側に伝えるパストラン
ジスタＴｒ１として本発明の素子を用いることができ
る。
路を示したものである。入力されるＶｃｃＬに比べ大き
な信号ＶｃｃＨを出力することで、Ｖｏｕｔにつながる
配線層を駆動するものである。ここでもカギ印で示した
部位に高い電圧がかかるため高耐圧素子が必要である。
本発明の素子は、基板とソース電極がショットキー接合
を形成し、接合のオン電圧以下では電気的に分離されて
いる。そのため基板電位と異なるオン電圧以下の信号を
ソース側に与え、それをドレイン側に伝えるパストラン
ジスタＴｒ１として本発明の素子を用いることができ
る。
【００４１】図３６にこれら素子の断面構造を示す。ウ
ェル１３５はウェル拡散層電極３７１より基板給電され
ている。ウェル１３０のようにソース電極２００に接す
る一部にウェル拡散層電極３７２を形成することで、ソ
ース電極を用いて同電位の基板給電を与えることができ
る。
ェル１３５はウェル拡散層電極３７１より基板給電され
ている。ウェル１３０のようにソース電極２００に接す
る一部にウェル拡散層電極３７２を形成することで、ソ
ース電極を用いて同電位の基板給電を与えることができ
る。
【００４２】
【発明の効果】半導体基板とショットキー接合を形成す
る金属からなるソース電極とドレイン電極間に、ドレイ
ン電極と同じ導電型で、かつ、半導体基板の表面領域と
は異なる導電型の不純物領域によるドレイン拡張領域を
形成することで、オン抵抗を小さくし、かつ、半導体基
板へのリーク電流を抑えることができる。また、チャネ
ル長が空乏層幅で制御できるため、ゲート電極の微細加
工を必ずしも必要とせず、容易に素子を形成することが
できる。
る金属からなるソース電極とドレイン電極間に、ドレイ
ン電極と同じ導電型で、かつ、半導体基板の表面領域と
は異なる導電型の不純物領域によるドレイン拡張領域を
形成することで、オン抵抗を小さくし、かつ、半導体基
板へのリーク電流を抑えることができる。また、チャネ
ル長が空乏層幅で制御できるため、ゲート電極の微細加
工を必ずしも必要とせず、容易に素子を形成することが
できる。
【図１】本発明の第１の実施例の半導体装置の断面構造
図である。
図である。
【図２】従来の半導体装置の断面構造図である。
【図３】従来技術の素子動作を示す説明図である。
【図４】本発明の実施例の素子動作を示す説明図であ
る。
る。
【図５】本発明の第１の実施例の半導体装置の製造途中
の断面図である。
の断面図である。
【図６】本発明の第１の実施例の半導体装置の製造途中
の断面図である。
の断面図である。
【図７】本発明の第１の実施例の半導体装置の製造途中
の断面図である。
の断面図である。
【図８】本発明の第１の実施例の半導体装置の製造途中
の断面図である。
の断面図である。
【図９】本発明の第１の実施例の半導体装置の製造途中
の断面図である。
の断面図である。
【図１０】本発明の第１の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図１１】本発明の第１の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図１２】本発明の第２の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図１３】本発明の第２の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図１４】本発明の第２の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図１５】本発明の第３の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図１６】本発明の第４の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図１７】本発明の第３及び第４の実施例の半導体装置
の製造途中の断面図である。
の製造途中の断面図である。
【図１８】本発明の第５の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図１９】本発明の第５の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図２０】本発明の第５の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図２１】本発明の第５の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図２２】本発明の第６の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図２３】本発明の第６の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図２４】本発明の第６の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図２５】本発明の第６の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図２６】本発明の第７の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図２７】本発明の第７の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図２８】本発明の第７の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図２９】本発明の第７の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図３０】本発明の第７の実施例の半導体装置の製造途
中の断面図である。
中の断面図である。
【図３１】本発明の第１の実施例の半導体装置の各層の
配置を示す主要部の平面マスクパターン図である。
配置を示す主要部の平面マスクパターン図である。
【図３２】従来のＭＯＳＦＥＴのドレイン耐圧を説明す
る電流電圧特性図である。
る電流電圧特性図である。
【図３３】本発明の半導体装置の構成の一例を示す等価
回路図である。
回路図である。
【図３４】本発明の他の実施例の半導体装置の断面図で
ある。
ある。
【図３５】本発明の半導体装置の構成の他の例を示す等
価回路図である。
価回路図である。
【図３６】本発明のさらに他の実施例の半導体装置の断
面図である。
面図である。
１００…基板
１１０…シリコン層
１２０…ＳＯＩ基板
１３０、１３５…ウェル
１８０…素子領域
２００、２１０、２２６…ソース電極
３００…ドレイン拡張領域
３２６、３５０、３５５…ドレイン電極
３５６、３６０…タングステン積み上げ層
３７１、３７２…ウェル拡散層電極
４００、４０１、４０２…ホトレジスト
５００…ゲート電極
６００…金属配線
６０５…配線下地層
９００…ゲート絶縁膜
９１０…素子分離絶縁膜
９２０…埋込シリコン酸化膜層
９６０…側壁スペーサ
９６５…シリコン酸化膜
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 永井 亮
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 中村 吉孝
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(72)発明者 小林 伸好
東京都国分寺市東恋ケ窪１丁目280番地
株式会社日立製作所中央研究所内
(56)参考文献 特開 昭57−52168（ＪＰ，Ａ)
特開 平２−188967（ＪＰ，Ａ)
特開 平４−91480（ＪＰ，Ａ)
特開 昭63−55973（ＪＰ，Ａ)
特開 昭61−206252（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 29/47
H01L 29/872
H01L 29/78
H01L 21/336
Claims (14)
- 【請求項１】第１導電型の半導体基板と、上記半導体基
板とショットキー接合を形成する金属よりなり、半導体
装置の基準電位となるソース電極と、第２導電型の不純
物領域よりなり、上記半導体基板の表面領域内に設けら
れたドレイン電極と、ゲート電極と、該ゲート電極がゲ
ート絶縁膜を介して電界効果を及ぼす領域に設けられ、
上記ドレイン電極と同じ第２導電型でソース電極及びド
レイン電極より浅い不純物領域よりなるドレイン拡張領
域とよりなり、上記ソース電極と該ドレイン拡張領域
は、ショットキー接合を形成し、かつ、そのショットキ
ー接合の上端部の位置は、上記ゲート絶縁膜の下面に接
している半導体素子を少なくとも１個有することを特徴
とする半導体装置。 - 【請求項２】請求項１記載の半導体装置において、上記
ソース電極を構成する金属は、タングステンであること
を特徴とする半導体装置。 - 【請求項３】請求項１又は２記載の半導体装置におい
て、上記ドレイン拡張領域の不純物濃度は、上記ドレイ
ン電極のそれより低いことを特徴とする半導体装置。 - 【請求項４】請求項１から３のいずれか一に記載の半導
体装置において、所望の導電型の不純物領域により構成
されたソース電極及びドレイン電極並びに該ソース電
極、ドレイン電極間にゲート絶縁膜を介して電界効果を
及ぼすためのゲート電極よりなる絶縁ゲート型電界効果
トランジスタを、上記半導体基板にさらに有することを
特徴とする半導体装置。 - 【請求項５】請求項１から３のいずれか一に記載の半導
体装置において、上記半導体基板は、互いに異なる導電
型を持つ第１及び第２のウェルを有し、上記半導体素子
の１個は、第１のウェルに設けられ、上記半導体素子の
他の１個は、第２のウェルに設けられたことを特徴とす
る半導体装置。 - 【請求項６】請求項１から５のいずれか一に記載の半導
体装置において、上記ドレイン電極上に、これと電気的
に接続し、かつ、上記ソース電極と同じ金属からなる金
属層を有することを特徴とする半導体装置。 - 【請求項７】請求項６記載の半導体装置において、上記
金属層の上面と、上記ソース電極の上面は、実質的に同
じ高さにあることを特徴とする半導体装置。 - 【請求項８】第１導電型の半導体基板の表面領域内に、
第２導電型の不純物領域よりなるドレイン拡張領域を形
成する工程と、少なくともドレイン拡張領域上に、ゲー
ト絶縁膜を、その上にゲート電極を形成する工程と、第
２導電型の不純物領域よりなり、上記ドレイン拡張領域
より深いドレイン電極を形成する工程と、上記半導体基
板とショットキー接合を形成する金属よりなるソース電
極を形成する工程とよりなり、ソース電極とドレイン拡
張領域とが形成するショットキー接合の上端部の位置
が、ゲート絶縁膜の下面に接している半導体素子を製造
することを特徴とする半導体装置の製造方法。 - 【請求項９】請求項８記載の半導体装置の製造方法にお
いて、上記ドレイン電極を形成する工程は、上記ゲート
電極に自己整合でドレイン電極の形成が行なわれること
を特徴とする半導体装置の製造方法。 - 【請求項１０】請求項８記載の半導体装置の製造方法に
おいて、上記ドレイン電極を形成する工程は、上記ゲー
ト電極の側部に側壁を形成し、該側壁に自己整合でドレ
イン電極の形成が行なわれることを特徴とする半導体装
置の製造方法。 - 【請求項１１】請求項８から１０のいずれか一に記載の
半導体装置の製造方法において、上記ソース電極を形成
する工程は、上記ゲート電極に自己整合でソース電極の
形成が行なわれることを特徴とする半導体装置の製造方
法。 - 【請求項１２】請求項８から１０のいずれか一に記載の
半導体装置の製造方法において、上記ソース電極を形成
する工程は、上記ゲート電極の側部に側壁を形成し、該
側壁に自己整合でソース電極の形成が行なわれることを
特徴とする半導体装置の製造方法。 - 【請求項１３】請求項８から１２のいずれか一に記載の
半導体装置の製造方法において、上記ソース電極を形成
する工程は、タングステンの選択堆積法により行なわれ
ることを特徴とする半導体装置の製造方法。 - 【請求項１４】請求項８から１３のいずれか一に記載の
半導体装置の製造方法において、上記ドレイン拡張領域
を形成する工程は、アモルファス状態のシリコンを堆積
したのち、アモルファスシリコンを固相状態で単結晶化
して形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21015593A JP3444931B2 (ja) | 1993-08-25 | 1993-08-25 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21015593A JP3444931B2 (ja) | 1993-08-25 | 1993-08-25 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0766404A JPH0766404A (ja) | 1995-03-10 |
| JP3444931B2 true JP3444931B2 (ja) | 2003-09-08 |
Family
ID=16584683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21015593A Expired - Lifetime JP3444931B2 (ja) | 1993-08-25 | 1993-08-25 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3444931B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103500758A (zh) * | 2013-10-12 | 2014-01-08 | 沈阳工业大学 | 半栅极控制源极肖特基势垒型隧穿场效应晶体管 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5663584A (en) * | 1994-05-31 | 1997-09-02 | Welch; James D. | Schottky barrier MOSFET systems and fabrication thereof |
| EP1958244B1 (en) * | 2005-11-28 | 2010-02-10 | Nxp B.V. | Method of fabricating self aligned schottky junctions for semiconductors devices |
| US7816240B2 (en) | 2006-02-23 | 2010-10-19 | Acorn Technologies, Inc. | Method for making semiconductor insulated-gate field-effect transistor having multilayer deposited metal source(s) and/or drain(s) |
| JP5449326B2 (ja) * | 2009-03-31 | 2014-03-19 | Ｊｘ日鉱日石金属株式会社 | ショットキー接合ｆｅｔの製造方法 |
| JP2014203851A (ja) | 2013-04-01 | 2014-10-27 | 株式会社東芝 | 半導体装置及びその製造方法 |
-
1993
- 1993-08-25 JP JP21015593A patent/JP3444931B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103500758A (zh) * | 2013-10-12 | 2014-01-08 | 沈阳工业大学 | 半栅极控制源极肖特基势垒型隧穿场效应晶体管 |
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| Publication number | Publication date |
|---|---|
| JPH0766404A (ja) | 1995-03-10 |
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