JPH07302908A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH07302908A JPH07302908A JP9322194A JP9322194A JPH07302908A JP H07302908 A JPH07302908 A JP H07302908A JP 9322194 A JP9322194 A JP 9322194A JP 9322194 A JP9322194 A JP 9322194A JP H07302908 A JPH07302908 A JP H07302908A
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Abstract
(57)【要約】
【目的】 半導体装置及びその製造方法に関し、ボディ
・コンタクト領域の構造に簡単な改変を加えることで、
キャリヤがボディ・コンタクト領域に至るまでの抵抗値
を減少させ、チャネル領域に在る不要なキャリヤの吸い
取りが良好に行われるようにする。 【構成】 支持側シリコン半導体基板２１、絶縁膜２
２、活性層側ｐ型シリコン半導体基板２３などから構成
されるＳＯＩ基板に於ける埋め込みの絶縁膜２２とｎ+
ソース領域３３との間に介在し且つｎ+ ソース領域３３
とは反対導電型であるｐ+ ボディ・コンタクト領域３４
を備え、ｎ+ ドレイン領域３１のチャネル側ｐｎ接合近
傍で発生した正孔がｐ+ ボディ・コンタクト領域３４に
達するまでの抵抗を小さくしている。
・コンタクト領域の構造に簡単な改変を加えることで、
キャリヤがボディ・コンタクト領域に至るまでの抵抗値
を減少させ、チャネル領域に在る不要なキャリヤの吸い
取りが良好に行われるようにする。 【構成】 支持側シリコン半導体基板２１、絶縁膜２
２、活性層側ｐ型シリコン半導体基板２３などから構成
されるＳＯＩ基板に於ける埋め込みの絶縁膜２２とｎ+
ソース領域３３との間に介在し且つｎ+ ソース領域３３
とは反対導電型であるｐ+ ボディ・コンタクト領域３４
を備え、ｎ+ ドレイン領域３１のチャネル側ｐｎ接合近
傍で発生した正孔がｐ+ ボディ・コンタクト領域３４に
達するまでの抵抗を小さくしている。
Description
【０００１】
【産業上の利用分野】本発明は、ＳＯＩ（ｓｉｌｉｃｏ
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いてＭＯＳＦ
ＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔ
ｏｒ）を形成した半導体装置及びそれを製造するのに好
適な方法に関する。
ｎ ｏｎ ｉｎｓｕｌａｔｏｒ）基板を用いてＭＯＳＦ
ＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃ
ｔｏｒ ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔ
ｏｒ）を形成した半導体装置及びそれを製造するのに好
適な方法に関する。
【０００２】ＳＯＩ基板を用いた半導体装置は、素子間
分離が良好であること、素子と基板との間の寄生容量を
低減できること、三次元構造の実現が容易であることな
どの理由から、多くの研究・開発が行われ、実用化の機
運となりつつあるが、特性面で未だ改良しなければなら
ない点が残っている。
分離が良好であること、素子と基板との間の寄生容量を
低減できること、三次元構造の実現が容易であることな
どの理由から、多くの研究・開発が行われ、実用化の機
運となりつつあるが、特性面で未だ改良しなければなら
ない点が残っている。
【０００３】
【従来の技術】一般に、ＳＯＩ基板を用いた半導体装置
では、ＭＯＳＦＥＴが絶縁膜上に形成される為、通常の
バルクＭＯＳＦＥＴの製造プロセスをそのまま適用した
場合、即ち、同様な構造にした場合には、チャネル領域
のポテンシャルはフローティング状態になってしまう。
では、ＭＯＳＦＥＴが絶縁膜上に形成される為、通常の
バルクＭＯＳＦＥＴの製造プロセスをそのまま適用した
場合、即ち、同様な構造にした場合には、チャネル領域
のポテンシャルはフローティング状態になってしまう。
【０００４】従って、ドレイン近傍で発生したキャリ
ヤ、例えば正孔は基板から抜けることなく、チャネル領
域に蓄積されるので、チャネルのポテンシャルを変動さ
せることになり、その結果、ＳＯＩ基板を用いたＭＯＳ
ＦＥＴのソース・ドレイン間耐圧は、バルクＭＯＳＦＥ
Ｔに比較して低くなってしまう。そこで、この問題を解
消する為、ボディ・コンタクトと呼ばれる手段が採られ
ている。
ヤ、例えば正孔は基板から抜けることなく、チャネル領
域に蓄積されるので、チャネルのポテンシャルを変動さ
せることになり、その結果、ＳＯＩ基板を用いたＭＯＳ
ＦＥＴのソース・ドレイン間耐圧は、バルクＭＯＳＦＥ
Ｔに比較して低くなってしまう。そこで、この問題を解
消する為、ボディ・コンタクトと呼ばれる手段が採られ
ている。
【０００５】図７はボディ・コンタクトをもつＭＯＳＦ
ＥＴからなる半導体装置を説明する為の要部平面説明図
である。図に於いて、Ｓはｎ+ ソース領域、Ｄはｎ+ ド
レイン領域、Ｇはｎ+ 多結晶シリコン・ゲート電極、Ｂ
はｐ+ ボディ・コンタクト領域、Ｗはゲート幅、ＬG は
ゲート長をそれぞれ示している。
ＥＴからなる半導体装置を説明する為の要部平面説明図
である。図に於いて、Ｓはｎ+ ソース領域、Ｄはｎ+ ド
レイン領域、Ｇはｎ+ 多結晶シリコン・ゲート電極、Ｂ
はｐ+ ボディ・コンタクト領域、Ｗはゲート幅、ＬG は
ゲート長をそれぞれ示している。
【０００６】図示はＭＯＳＦＥＴでは、ｐ+ ボディ・コ
ンタクト領域Ｂがゲート電極Ｇの下方に在るｐ型チャネ
ル領域（図示せず）と結ばれているので、ｎ+ ドレイン
領域Ｄのチャネル側ｐｎ接合近傍で発生した正孔はｐ+
ボディ・コンタクト領域Ｂに吸い出されてしまう。
ンタクト領域Ｂがゲート電極Ｇの下方に在るｐ型チャネ
ル領域（図示せず）と結ばれているので、ｎ+ ドレイン
領域Ｄのチャネル側ｐｎ接合近傍で発生した正孔はｐ+
ボディ・コンタクト領域Ｂに吸い出されてしまう。
【０００７】
【発明が解決しようとする課題】図７に見られる半導体
装置では、ｎ+ ドレイン領域Ｄのチャネル側ｐｎ接合近
傍で発生した正孔がｐ+ ボディ・コンタクト領域Ｂに達
するまでには、高い抵抗値をもつチャネル領域を通過す
ることが必要であり、特にｐ+ ボディ・コンタクト領域
Ｂから遠い箇所で発生した正孔は充分に吸い取ることが
できない旨の問題がある。
装置では、ｎ+ ドレイン領域Ｄのチャネル側ｐｎ接合近
傍で発生した正孔がｐ+ ボディ・コンタクト領域Ｂに達
するまでには、高い抵抗値をもつチャネル領域を通過す
ることが必要であり、特にｐ+ ボディ・コンタクト領域
Ｂから遠い箇所で発生した正孔は充分に吸い取ることが
できない旨の問題がある。
【０００８】本発明では、ボディ・コンタクト領域の構
造に簡単な改変を加えることで、キャリヤがボディ・コ
ンタクト領域に至るまでの抵抗値を減少させ、チャネル
領域に在る不要なキャリヤの吸い取りが良好に行われる
ようにする。
造に簡単な改変を加えることで、キャリヤがボディ・コ
ンタクト領域に至るまでの抵抗値を減少させ、チャネル
領域に在る不要なキャリヤの吸い取りが良好に行われる
ようにする。
【０００９】
【発明が解決しようとする課題】図１は本発明の原理を
説明する為の半導体装置を表す要部切断側面図である。
図に於いて、１は基板（図示せず）上に形成された絶縁
層、２はｐ型チャネル領域、３はゲート絶縁膜、４はｎ
+ ゲート電極、５はＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄ
ｄｒａｉｎ）構造に於けるｎ- ソース領域、６はＬＤ
Ｄ構造に於けるｎ- ドレイン領域、７は絶縁材料からな
るサイド・ウォール、８はｐ+ ボディ・コンタクト領
域、９はｎ+ ソース領域、１０はｎ+ ドレイン領域、Δ
Ｌはゲート長方向のサイド・ウォールの長さ（厚さ）を
それぞれ示している。
説明する為の半導体装置を表す要部切断側面図である。
図に於いて、１は基板（図示せず）上に形成された絶縁
層、２はｐ型チャネル領域、３はゲート絶縁膜、４はｎ
+ ゲート電極、５はＬＤＤ（ｌｉｇｈｔｌｙｄｏｐｅｄ
ｄｒａｉｎ）構造に於けるｎ- ソース領域、６はＬＤ
Ｄ構造に於けるｎ- ドレイン領域、７は絶縁材料からな
るサイド・ウォール、８はｐ+ ボディ・コンタクト領
域、９はｎ+ ソース領域、１０はｎ+ ドレイン領域、Δ
Ｌはゲート長方向のサイド・ウォールの長さ（厚さ）を
それぞれ示している。
【００１０】ここで、チャネル下方に於けるｐ型チャネ
ル領域２のシート抵抗をＲS とすると、図７について説
明した半導体装置に於いて、ｐ+ ボディ・コンタクト領
域Ｂに至るまでの抵抗Ｒ1 は、
ル領域２のシート抵抗をＲS とすると、図７について説
明した半導体装置に於いて、ｐ+ ボディ・コンタクト領
域Ｂに至るまでの抵抗Ｒ1 は、
【００１１】
【数１】
【００１２】図１について説明した半導体装置に於い
て、ｐ+ ボディ・コンタクト領域８に至るまでの抵抗Ｒ
2 は、
て、ｐ+ ボディ・コンタクト領域８に至るまでの抵抗Ｒ
2 は、
【００１３】
【数２】
【００１４】依って、その比は、
【００１５】
【数３】
【００１６】となる。
【００１７】ここで、ＬG ＝０．２〔μｍ〕、ΔＬ＝
０．０５〔μｍ〕、Ｗ＝５〔μｍ〕とすると、 Ｒ2 ／Ｒ1 ≒２／１０００ となるから、本発明に依った半導体装置に於けるｐ+ ボ
ディ・コンタクト領域８に至るまでの抵抗Ｒ2 が如何に
小さくなるか理解できよう。
０．０５〔μｍ〕、Ｗ＝５〔μｍ〕とすると、 Ｒ2 ／Ｒ1 ≒２／１０００ となるから、本発明に依った半導体装置に於けるｐ+ ボ
ディ・コンタクト領域８に至るまでの抵抗Ｒ2 が如何に
小さくなるか理解できよう。
【００１８】前記したところから、本発明に依る半導体
装置及びその製造方法に於いては、 （１）ＳＯＩ基板（支持側シリコン半導体基板２１、Ｓ
ｉＯ2 絶縁膜２２、活性層側ｐ型シリコン半導体基板２
３：図１）に於ける埋め込み絶縁膜（絶縁膜２２：図
１）と一導電型ソース領域（ｎ+ ソース領域３３：図
４）との間に介在し且つ前記一導電型ソース領域と反対
導電型である高不純物濃度ボディ・コンタクト領域（ｐ
+ ボディ・コンタクト領域３４：図４）を備えてなるこ
とを特徴とするか、或いは、
装置及びその製造方法に於いては、 （１）ＳＯＩ基板（支持側シリコン半導体基板２１、Ｓ
ｉＯ2 絶縁膜２２、活性層側ｐ型シリコン半導体基板２
３：図１）に於ける埋め込み絶縁膜（絶縁膜２２：図
１）と一導電型ソース領域（ｎ+ ソース領域３３：図
４）との間に介在し且つ前記一導電型ソース領域と反対
導電型である高不純物濃度ボディ・コンタクト領域（ｐ
+ ボディ・コンタクト領域３４：図４）を備えてなるこ
とを特徴とするか、或いは、
【００１９】（２）前記（１）に於いて、一導電型ソー
ス領域（ｎ+ ソース領域３３：図４）を貫通して反対導
電型高不純物濃度ボディ・コンタクト領域（ｐ+ ボディ
・コンタクト領域３４：図４）内に達する電極コンタク
ト開口（電極コンタクト窓３５Ａ：図５）を埋めて両領
域を共通接続する電極（ソース電極３６：図６）を備え
てなることを特徴とするか、或いは、
ス領域（ｎ+ ソース領域３３：図４）を貫通して反対導
電型高不純物濃度ボディ・コンタクト領域（ｐ+ ボディ
・コンタクト領域３４：図４）内に達する電極コンタク
ト開口（電極コンタクト窓３５Ａ：図５）を埋めて両領
域を共通接続する電極（ソース電極３６：図６）を備え
てなることを特徴とするか、或いは、
【００２０】（３）ＭＯＳＦＥＴのゲート部分が形成さ
れたＳＯＩ基板（支持側シリコン半導体基板２１、Ｓｉ
Ｏ2 絶縁膜２２、活性層側ｐ型シリコン半導体基板２
３：図１）に於けるドレイン部分（ｎ+ ドレイン領域３
１及びその近傍：図３）にマスク（レジスト膜３２：図
４）を形成してからソース領域形成予定部分にイオン注
入条件（例えば不純物、ドーズ量、イオン加速エネルギ
など）を変えて一導電型不純物（例えばＡｓ）及び反対
導電型不純物（例えばＢ）の導入を行って表面側に一導
電型ソース領域（ｎ+ ソース領域３３：図４）を且つ埋
め込み絶縁膜側に反対導電型高不純物濃度ボディ・コン
タクト領域（ｐ+ ボディ・コンタクト領域３４：図４）
をそれぞれ形成する工程が含まれてなることを特徴とす
るか、或いは、
れたＳＯＩ基板（支持側シリコン半導体基板２１、Ｓｉ
Ｏ2 絶縁膜２２、活性層側ｐ型シリコン半導体基板２
３：図１）に於けるドレイン部分（ｎ+ ドレイン領域３
１及びその近傍：図３）にマスク（レジスト膜３２：図
４）を形成してからソース領域形成予定部分にイオン注
入条件（例えば不純物、ドーズ量、イオン加速エネルギ
など）を変えて一導電型不純物（例えばＡｓ）及び反対
導電型不純物（例えばＢ）の導入を行って表面側に一導
電型ソース領域（ｎ+ ソース領域３３：図４）を且つ埋
め込み絶縁膜側に反対導電型高不純物濃度ボディ・コン
タクト領域（ｐ+ ボディ・コンタクト領域３４：図４）
をそれぞれ形成する工程が含まれてなることを特徴とす
るか、或いは、
【００２１】（４）前記（３）に於いて、ＭＯＳＦＥＴ
のゲート部分（ゲート絶縁膜２４、ｎ+ シリコン・ゲー
ト電極２５、絶縁膜２６、サイド・ウォール２９：図
２）及び一導電型ソース領域（ｎ+ ソース領域３３：図
４）及び反対導電型高不純物濃度ボディ・コンタクト領
域（ｐ+ ボディ・コンタクト領域３４：図４）及び一導
電型ドレイン領域（ｎ+ ドレイン領域３１：図３）が作
り込まれたＳＯＩ基板（支持側シリコン半導体基板２
１、ＳｉＯ2 絶縁膜２２、活性層側ｐ型シリコン半導体
基板２３：図１）の全面を覆う絶縁膜（絶縁膜３５：図
５）を形成する工程と、前記絶縁膜の表面から前記一導
電型ソース領域を貫通して前記反対導電型高不純物濃度
ボディ・コンタクト領域内に達する電極コンタクト開口
（電極コンタクト窓３５Ａ：図５）を形成する工程と、
前記電極コンタクト開口を埋めて前記一導電型ソース領
域及び前記反対導電型高不純物濃度ボディ・コンタクト
領域を共通接続する電極（ソース電極３６：図６）を形
成する工程とが含まれてなることを特徴とする。
のゲート部分（ゲート絶縁膜２４、ｎ+ シリコン・ゲー
ト電極２５、絶縁膜２６、サイド・ウォール２９：図
２）及び一導電型ソース領域（ｎ+ ソース領域３３：図
４）及び反対導電型高不純物濃度ボディ・コンタクト領
域（ｐ+ ボディ・コンタクト領域３４：図４）及び一導
電型ドレイン領域（ｎ+ ドレイン領域３１：図３）が作
り込まれたＳＯＩ基板（支持側シリコン半導体基板２
１、ＳｉＯ2 絶縁膜２２、活性層側ｐ型シリコン半導体
基板２３：図１）の全面を覆う絶縁膜（絶縁膜３５：図
５）を形成する工程と、前記絶縁膜の表面から前記一導
電型ソース領域を貫通して前記反対導電型高不純物濃度
ボディ・コンタクト領域内に達する電極コンタクト開口
（電極コンタクト窓３５Ａ：図５）を形成する工程と、
前記電極コンタクト開口を埋めて前記一導電型ソース領
域及び前記反対導電型高不純物濃度ボディ・コンタクト
領域を共通接続する電極（ソース電極３６：図６）を形
成する工程とが含まれてなることを特徴とする。
【００２２】
【作用】前記手段を採ることに依り、ボディ・コンタク
ト領域に至るまでの抵抗値を二桁以上も減少させること
ができるから、チャネル領域に生成される不要なキャリ
ヤの吸い取りは良好に行われ、チャネル領域にキャリヤ
が蓄積される虞は皆無になり、その結果、チャネルに於
けるポテンシャルの変動は抑制され、ＭＯＳＦＥＴのソ
ース・ドレイン間耐圧は充分に高く維持される。
ト領域に至るまでの抵抗値を二桁以上も減少させること
ができるから、チャネル領域に生成される不要なキャリ
ヤの吸い取りは良好に行われ、チャネル領域にキャリヤ
が蓄積される虞は皆無になり、その結果、チャネルに於
けるポテンシャルの変動は抑制され、ＭＯＳＦＥＴのソ
ース・ドレイン間耐圧は充分に高く維持される。
【００２３】
【実施例】図２乃至図６は本発明の一実施例について説
明する為の工程要所に於ける半導体装置を表す要部切断
側面図であり、以下、これ等の図を参照しつつ説明す
る。
明する為の工程要所に於ける半導体装置を表す要部切断
側面図であり、以下、これ等の図を参照しつつ説明す
る。
【００２４】図２参照 ２−（１） 通常の技法を適用することに依って、支持側シリコン半
導体基板２１、厚さ例えば４０００〔Å〕のＳｉＯ2 絶
縁膜２２、厚さ例えば１０００〔Å〕の活性層側ｐ型シ
リコン半導体基板２３からなるＳＯＩウエハを形成す
る。
導体基板２１、厚さ例えば４０００〔Å〕のＳｉＯ2 絶
縁膜２２、厚さ例えば１０００〔Å〕の活性層側ｐ型シ
リコン半導体基板２３からなるＳＯＩウエハを形成す
る。
【００２５】２−（２） Ｓｉ3 Ｎ4 膜などを耐酸化性マスク膜とする選択的酸化
（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃ
ｏｎ：ＬＯＣＯＳ）法を適用することに依り、活性層側
ｐ型シリコン半導体基板２３に素子間分離絶縁膜（図示
せず）を形成する。
（ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃ
ｏｎ：ＬＯＣＯＳ）法を適用することに依り、活性層側
ｐ型シリコン半導体基板２３に素子間分離絶縁膜（図示
せず）を形成する。
【００２６】２−（３） 耐酸化性マスク膜を除去して活性層側ｐ型シリコン半導
体基板２３に於ける活性層を表出させてから、熱処理法
を適用することに依って、厚さ例えば８０〔Å〕のゲー
ト絶縁膜２４を形成する。
体基板２３に於ける活性層を表出させてから、熱処理法
を適用することに依って、厚さ例えば８０〔Å〕のゲー
ト絶縁膜２４を形成する。
【００２７】２−（４） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕のｎ+ 多結晶シリコン膜を形成
する。
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依り、厚
さ例えば１５００〔Å〕のｎ+ 多結晶シリコン膜を形成
する。
【００２８】２−（５） 熱酸化法を適用することに依り、厚さ例えば５００
〔Å〕のＳｉＯ2 からなる絶縁膜２６を形成する。 ２−（６） 通常のリソグラフィ技術を適用することに依り、絶縁膜
２６及び前記工程２−（４）で形成したｎ+ 多結晶シリ
コン膜のパターニングを行う。これに依って、ｎ+ シリ
コン・ゲート電極２５が形成される。
〔Å〕のＳｉＯ2 からなる絶縁膜２６を形成する。 ２−（６） 通常のリソグラフィ技術を適用することに依り、絶縁膜
２６及び前記工程２−（４）で形成したｎ+ 多結晶シリ
コン膜のパターニングを行う。これに依って、ｎ+ シリ
コン・ゲート電極２５が形成される。
【００２９】２−（７） イオン注入法を適用することに依って、ドーズ量を４×
１０13〔cm-2〕、イオン加速エネルギを１０〔ｋｅＶ〕
としてＡｓイオンの打ち込みを行ってＬＤＤ構造に於け
るｎ- ソース領域２７及び同じくｎ- ドレイン領域２８
を形成する。
１０13〔cm-2〕、イオン加速エネルギを１０〔ｋｅＶ〕
としてＡｓイオンの打ち込みを行ってＬＤＤ構造に於け
るｎ- ソース領域２７及び同じくｎ- ドレイン領域２８
を形成する。
【００３０】２−（８） ＣＶＤ法を適用することに依って、全面に厚さ例えば１
０００〔Å〕のＳｉＯ2 からなる絶縁膜を形成する。 ２−（９） エッチング・ガスをＣＨＦ3 とする反応性イオン・エッ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、前記工程２−（８）
で形成したＳｉＯ2 からなる絶縁膜及びゲート絶縁膜２
４の異方性エッチングを行ってサイド・ウォール２９を
形成する。
０００〔Å〕のＳｉＯ2 からなる絶縁膜を形成する。 ２−（９） エッチング・ガスをＣＨＦ3 とする反応性イオン・エッ
チング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎｇ：
ＲＩＥ）法を適用することに依り、前記工程２−（８）
で形成したＳｉＯ2 からなる絶縁膜及びゲート絶縁膜２
４の異方性エッチングを行ってサイド・ウォール２９を
形成する。
【００３１】図３参照 ３−（１） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、ソース側を覆うレジスト膜３０を形成す
る。
ることに依り、ソース側を覆うレジスト膜３０を形成す
る。
【００３２】３−（２） イオン注入法を適用することに依り、ドーズ量を５×１
０15〔cm-2〕、イオン加速エネルギを４０〔ｋｅＶ〕と
してＰイオンの打ち込みを行って、ｎ+ ドレイン領域３
１を形成する。
０15〔cm-2〕、イオン加速エネルギを４０〔ｋｅＶ〕と
してＰイオンの打ち込みを行って、ｎ+ ドレイン領域３
１を形成する。
【００３３】図４参照 ４−（１） レジスト剥離液中に浸漬し、前記工程３−（１）で形成
したレジスト膜３０を除去してから、再びリソグラフィ
技術に於けるレジスト・プロセスを適用することに依
り、ドレイン側を覆うレジスト膜３２を形成する。
したレジスト膜３０を除去してから、再びリソグラフィ
技術に於けるレジスト・プロセスを適用することに依
り、ドレイン側を覆うレジスト膜３２を形成する。
【００３４】４−（２） イオン注入法を適用することに依り、ドーズ量を２×１
０15〔cm-2〕、イオン加速エネルギを２０〔ｋｅＶ〕と
してＡｓイオンの打ち込みを行って、ｎ+ソース領域３
３を形成し、次いで、ドーズ量を５×１０15〔cm-2〕、
イオン加速エネルギを２０〔ｋｅＶ〕としてＢイオンの
打ち込みを行って、ｐ+ ボディ・コンタクト領域３４を
形成する。
０15〔cm-2〕、イオン加速エネルギを２０〔ｋｅＶ〕と
してＡｓイオンの打ち込みを行って、ｎ+ソース領域３
３を形成し、次いで、ドーズ量を５×１０15〔cm-2〕、
イオン加速エネルギを２０〔ｋｅＶ〕としてＢイオンの
打ち込みを行って、ｐ+ ボディ・コンタクト領域３４を
形成する。
【００３５】図５参照 ５−（１） レジスト剥離液中に浸漬し、前記工程４−（１）で形成
したレジスト膜３２を除去する。
したレジスト膜３２を除去する。
【００３６】５−（２） ＣＶＤ法を適用することに依り、厚さ例えば１００〔ｎ
ｍ〕のＳｉＯ2 からなる絶縁膜３５を形成してから温度
を８５０〔℃〕、時間を１０〔分〕とする熱処理を行
う。
ｍ〕のＳｉＯ2 からなる絶縁膜３５を形成してから温度
を８５０〔℃〕、時間を１０〔分〕とする熱処理を行
う。
【００３７】５−（３） リソグラフィ技術に於けるレジスト・プロセス、及びエ
ッチング・ガスをＣＨＦ3 （ＳｉＯ2 用）とＨＢｒ（シ
リコン用）とするＲＩＥ法を適用することに依り、ソー
ス電極形成予定部分に於ける絶縁膜３５、ｎ+ ソース領
域３３、ｐ+ ボディ・コンタクト領域３４の選択的エッ
チングを行って表面から絶縁膜２２の表面に達する電極
コンタクト窓３５Ａを形成する。
ッチング・ガスをＣＨＦ3 （ＳｉＯ2 用）とＨＢｒ（シ
リコン用）とするＲＩＥ法を適用することに依り、ソー
ス電極形成予定部分に於ける絶縁膜３５、ｎ+ ソース領
域３３、ｐ+ ボディ・コンタクト領域３４の選択的エッ
チングを行って表面から絶縁膜２２の表面に達する電極
コンタクト窓３５Ａを形成する。
【００３８】図６参照 ６−（１） リソグラフィ技術に於けるレジスト・プロセス、並びに
エッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用する
ことに依り、ゲート電極形成予定部分及びドレイン電極
形成予定部分に於ける絶縁膜３５の選択的エッチングを
行ってゲート電極コンタクト窓及びドレイン電極コンタ
クト窓を形成する。
エッチング・ガスをＣＨＦ3 とするＲＩＥ法を適用する
ことに依り、ゲート電極形成予定部分及びドレイン電極
形成予定部分に於ける絶縁膜３５の選択的エッチングを
行ってゲート電極コンタクト窓及びドレイン電極コンタ
クト窓を形成する。
【００３９】６−（２） 真空蒸着法を適用し、全面にＡｌ膜を形成してから、通
常のリソグラフィ技術を適用することに依ってパターニ
ングして、ソース電極３６、ドレイン電極３７、ゲート
電極３８を形成する。
常のリソグラフィ技術を適用することに依ってパターニ
ングして、ソース電極３６、ドレイン電極３７、ゲート
電極３８を形成する。
【００４０】前記のようにして得られたＭＯＳＦＥＴを
もつ半導体装置では、ｐ+ ボディ・コンタクト領域３４
がｎ+ ソース領域３３の直下に存在する為、チャネル領
域に在るキャリヤ（この場合は電子）がｐ+ ボディ・コ
ンタクト領域３４に達するまでの抵抗が低いことは云う
までもない。
もつ半導体装置では、ｐ+ ボディ・コンタクト領域３４
がｎ+ ソース領域３３の直下に存在する為、チャネル領
域に在るキャリヤ（この場合は電子）がｐ+ ボディ・コ
ンタクト領域３４に達するまでの抵抗が低いことは云う
までもない。
【００４１】
【発明の効果】本発明に依る半導体装置及びその製造方
法に於いては、ＳＯＩ基板を構成する埋め込み絶縁膜と
活性層側のシリコン半導体基板に於ける一導電型ソース
領域との間に介在し且つ前記一導電型ソース領域とは反
対導電型をもつ高不純物濃度ボディ・コンタクト領域が
形成される。
法に於いては、ＳＯＩ基板を構成する埋め込み絶縁膜と
活性層側のシリコン半導体基板に於ける一導電型ソース
領域との間に介在し且つ前記一導電型ソース領域とは反
対導電型をもつ高不純物濃度ボディ・コンタクト領域が
形成される。
【００４２】前記構成を採ることに依り、ボディ・コン
タクト領域に至るまでの抵抗値を二桁以上も減少させる
ことができるから、チャネル領域に生成される不要なキ
ャリヤの吸い取りは良好に行われ、チャネル領域にキャ
リヤが蓄積される虞は皆無になり、その結果、チャネル
に於けるポテンシャルの変動は抑制され、ＭＯＳＦＥＴ
のソース・ドレイン間耐圧は充分に高く維持される。
タクト領域に至るまでの抵抗値を二桁以上も減少させる
ことができるから、チャネル領域に生成される不要なキ
ャリヤの吸い取りは良好に行われ、チャネル領域にキャ
リヤが蓄積される虞は皆無になり、その結果、チャネル
に於けるポテンシャルの変動は抑制され、ＭＯＳＦＥＴ
のソース・ドレイン間耐圧は充分に高く維持される。
【図１】本発明の原理を説明する為の半導体装置を表す
要部切断側面図である。
要部切断側面図である。
【図２】本発明の一実施例について説明する為の工程要
所に於ける半導体装置を表す要部切断側面図である。
所に於ける半導体装置を表す要部切断側面図である。
【図３】本発明の一実施例について説明する為の工程要
所に於ける半導体装置を表す要部切断側面図である。
所に於ける半導体装置を表す要部切断側面図である。
【図４】本発明の一実施例について説明する為の工程要
所に於ける半導体装置を表す要部切断側面図である。
所に於ける半導体装置を表す要部切断側面図である。
【図５】本発明の一実施例について説明する為の工程要
所に於ける半導体装置を表す要部切断側面図である。
所に於ける半導体装置を表す要部切断側面図である。
【図６】本発明の一実施例について説明する為の工程要
所に於ける半導体装置を表す要部切断側面図である。
所に於ける半導体装置を表す要部切断側面図である。
【図７】ボディ・コンタクトをもつＭＯＳＦＥＴからな
る半導体装置を説明する為の要部平面説明図である。
る半導体装置を説明する為の要部平面説明図である。
１ 絶縁層 ２ ｐ型チャネル領域 ３ ゲート絶縁膜 ４ ｎ+ ゲート電極 ５ ｎ- ソース領域 ６ ｎ- ドレイン領域 ７ サイド・ウォール ８ ｐ+ ボディ・コンタクト領域 ９ ｎ+ ソース領域 １０ ｎ+ ドレイン領域 ΔＬ ゲート長方向のサイド・ウォールの長さ（厚さ） ２１ 支持側シリコン半導体基板 ２２ 絶縁膜 ２３ シリコン半導体基板 ２４ ゲート絶縁膜 ２５ シリコン・ゲート電極 ２６ 絶縁膜 ２７ ソース領域 ２８ ドレイン領域 ２９ サイド・ウォール ３０ レジスト膜 ３１ ドレイン領域 ３２ レジスト膜 ３３ ソース領域 ３４ ボディ・コンタクト領域 ３５ 絶縁膜 ３５Ａ 電極コンタクト窓 ３６ ソース電極 ３７ ドレイン電極 ３８ ゲート電極
Claims (4)
- 【請求項１】ＳＯＩ基板に於ける埋め込み絶縁膜と一導
電型ソース領域との間に介在し且つ前記一導電型ソース
領域とは反対導電型である高不純物濃度ボディ・コンタ
クト領域を備えてなることを特徴とする半導体装置。 - 【請求項２】一導電型ソース領域を貫通して反対導電型
高不純物濃度ボディ・コンタクト領域内に達する電極コ
ンタクト開口を埋めて両領域を共通接続する電極を備え
てなることを特徴とする請求項１記載の半導体装置。 - 【請求項３】ＭＯＳＦＥＴのゲート部分が形成されたＳ
ＯＩ基板に於けるドレイン部分にマスクを形成してから
ソース領域形成予定部分にイオン注入条件を変えて一導
電型不純物及び反対導電型不純物の導入を行って表面側
に一導電型ソース領域を且つ埋め込み絶縁膜側に反対導
電型高不純物濃度ボディ・コンタクト領域をそれぞれ形
成する工程が含まれてなることを特徴とする半導体装置
の製造方法。 - 【請求項４】ＭＯＳＦＥＴのゲート部分及び一導電型ソ
ース領域及び反対導電型高不純物濃度ボディ・コンタク
ト領域及び一導電型ドレイン領域が作り込まれたＳＯＩ
基板の全面を覆う絶縁膜を形成する工程と、 前記絶縁膜の表面から前記一導電型ソース領域を貫通し
て前記反対導電型高不純物濃度ボディ・コンタクト領域
内に達する電極コンタクト開口を形成する工程と、 前記電極コンタクト開口をうめて前記一導電型ソース領
域及び前記反対導電型高不純物濃度ボディ・コンタクト
領域を共通接続する電極を形成する工程とが含まれてな
ることを特徴とする請求項３記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9322194A JPH07302908A (ja) | 1994-05-02 | 1994-05-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9322194A JPH07302908A (ja) | 1994-05-02 | 1994-05-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302908A true JPH07302908A (ja) | 1995-11-14 |
Family
ID=14076513
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9322194A Pending JPH07302908A (ja) | 1994-05-02 | 1994-05-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302908A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886385A (en) * | 1996-08-22 | 1999-03-23 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| EP0962988A2 (en) * | 1998-05-22 | 1999-12-08 | Sharp Kabushiki Kaisha | SOI semiconductor device and method for manufacturing the same |
| JP2008131038A (ja) * | 2006-11-16 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | Ｍｏｓｆｅｔデバイスにおける浮遊体効果を減少させる方法及び構造体 |
| CN104733537A (zh) * | 2013-12-24 | 2015-06-24 | 昆山国显光电有限公司 | 薄膜晶体管和制造方法及其有机发光二极管显示装置 |
| US11715796B2 (en) | 2021-03-12 | 2023-08-01 | Kabushiki Kaisha Toshiba | High frequency transistor |
-
1994
- 1994-05-02 JP JP9322194A patent/JPH07302908A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5886385A (en) * | 1996-08-22 | 1999-03-23 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| EP0962988A2 (en) * | 1998-05-22 | 1999-12-08 | Sharp Kabushiki Kaisha | SOI semiconductor device and method for manufacturing the same |
| EP0962988A3 (en) * | 1998-05-22 | 2000-06-14 | Sharp Kabushiki Kaisha | SOI semiconductor device and method for manufacturing the same |
| US6462379B2 (en) | 1998-05-22 | 2002-10-08 | Sharp Kabushiki Kaisha | SOI semiconductor device and method for manufacturing the same |
| JP2008131038A (ja) * | 2006-11-16 | 2008-06-05 | Internatl Business Mach Corp <Ibm> | Ｍｏｓｆｅｔデバイスにおける浮遊体効果を減少させる方法及び構造体 |
| CN104733537A (zh) * | 2013-12-24 | 2015-06-24 | 昆山国显光电有限公司 | 薄膜晶体管和制造方法及其有机发光二极管显示装置 |
| US11715796B2 (en) | 2021-03-12 | 2023-08-01 | Kabushiki Kaisha Toshiba | High frequency transistor |
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|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20021210 |