KR100214523B1 - 모스소자의 제조 방법 - Google Patents
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Abstract
본 발명은 모스(MOS) 소자의 제조방법에 관한 것으로, 반도체 기판(20)상에 게이트산화막(22)을 성장하는 공정과; 상기 게이트산화막(22)상에 폴리실리콘층(24)을 형성하는 공정과; 상기 폴리실리콘층(24)에 금속층(26)을 형성하는 공정과; 상기 금속층(26)을 식각하여 게이트가 형성될 위치에 금속 상부 게이트부재(30)를 형성하는 공정과; 상기 금속 상부게이트부재(30) 양측의 상기 반도체 기판(20)내에 한쌍의 도전형 저농도 불순물영역(32)을 형성하는 공정과; 상기 폴리실리콘층(24)상에 상기 금속 상부게이트부재(30)의 측면과 접하는 제 1 사이드월 스페이서(34)를 형성하는 공정과; 상기 제 1 사이드월 스페이서(34) 양측의 상기 도전형 저농도 불순물영역(32)내에 한쌍의 도전형고농도 불순물영역(36)을 형성하는 공정과; 상기 도전형 고농도 불순물영역(36)의 상부에 있는 상기 폴리실리콘층(24) 및 게이트산화막(22)을 식각하여 상기 폴리실리콘층(24)으로 부터 폴리실리콘 하부게이트부재(40)를 형성하는 공정과; 상기 폴리실리콘 하부게이트부재(40)와 게이트산화막(22)을 덮고, 상기 제 1 사이드월 스페이서(34)에 접하는 제2사이드월 스페이서(42)를 형성하는 공정과; 그리고, 상기 한쌍의 도전형 고농도 불순물영역(36)과 상기 금속 상부게이트부재(30)위에 실리사이드(silicide)(50)를 형성하는 공정을 포함하여 구성되어, 핫캐리어(hot carrier) 특성을 향상시키고, 게이트산화막의 언더컷(undercut)발생을 방지한다.
Description
제1도는 종래의 인버스 티-게이트 모스(Inverse T-Gate MOS) 소자의 종단면도.
제2a도∼제g도는 본 발명의 일실시예에 따른 MOS소자의 제조 방법을 설명하기 위한 순차적인 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
20 : 반도체 기판 22 : 게이트산화막
24 : 폴리실리콘층 26 : 금속층
30 : 금속 상부 게이트 부재 32 : 저농도 불순물 영역(LDD)
34 : 제 1 사이드월 스페이서 36 : 고농도 불순물 영역
40 : 폴리실리콘 하부 게이트 부재 42 : 제 2 사이드월 스페이서
50 : 실리사이드(silicide)
본 발명은 모스(MOS) 소자의 제조 방법에 관한 것으로서, 특히 엘디디(LDD : Lightly Doped Drain) 영역이 게이트에 완전히 중첩되도록 하여 반도체 소자의 핫캐리어(hot carrier) 특성을 향상시키도록 하는 인버스 티-게이트 모스(Inverse T-Gate MOS) 소자의 제조 방법에 관한 것이다.
일반적인 MOS(Metal Oxide Semiconductor) 소자에 있어서, 게이트 안으로의 열전자(hot electron) 주입 현상은 소자의 신뢰성에 심각한 문제를 발생시킨다. 따라서, 그 열전자를 감소시키기 위한 반도체 소자의 개발이 계속해서 시도되고 있으며, 그 결과에 의해 제1도와 같은 Inverse T-Gate MOS 소자가 개발되었다.
제1도는 미국특허 NO. 5,102,815에 게재된 Inverse T-Gate MOS소자의 종단면도를 나타낸 것으로, 그 구성 및 제조 방법을 설명하면 다음과 같다.
상기 종래의 Inverse T-Gate MOS 소자는, 도시된 바와 같이, p형 기판(11) 상에 형성된 게이트산화막(12)과, 상기 게이트산화막(12)상에 형성된 텅스텐 하부 게이트 부재(13)와, 상기 텅스텐 하부 게이트 부재(13) 상에 형성된 폴리실리콘 상부 게이트 부재(14)와, 상기 폴리실리콘 상부 게이트 부재(14)의 측면에 정렬되어 상기 반도체 기판(11)내에 형성된 한쌍의 n-소스/드레인 영역(15)과, 그 n-소스/드레인 영역은 LDD영역을 형성하며, 상기 텅스텐 하부 게이트 부재(13) 위의 상기 폴리실리콘 상부 게이트 부재(14) 측면에 접하여 형성된 제 1 사이드월 스페이서(16)와, (소스/드레인 영역을 제공하기 위하여) 상기 옥사이드 사이드월 스페이서(16)에 정렬되어 상기 반도체 기판(11)내의 상기 n-소스/드레인 영역(15) 안에 주입 형성된 n+소스/드레인 영역(17)과, 상기 게이트산화막(12)상에 상기 하부 게이트 부재(13) 및 제 1 사이드월 스페이서(16)에 접하도록 형성된 제 2 사이드월 스페이서(18)와, 상기 n+소스/드레인 영역(17)과 상부 게이트 부재(14) 상에 형성된 실리사이드(silicide)(19)를 포함하여 구성된다. 상기 MOS 소자의 구조에서 게이트는 상기 폴리실리콘 상부 게이트 부재(14)와 텅스텐 하부 게이트 부재(13)로 구성된 Inverse T-Gate이다.
상기와 같은 Inverse T-Gate MOS 소자의 제조 방법을 간단히 설명하면, 먼저, p형 반도체 기판(11)상에 게이트산화막(12)을 형성하고, 상기 게이트산화막(12) 상에 텅스텐(W)층을 형성한다. 상기 텅스텐(W)층 상에 n+폴리실리콘층를 형성한 후, 상기 폴리실리콘층을 패터닝하고 식각하여 게이트가 형성될 부위에 폴리실리콘 상부 게이트 부재(14)를 형성한다. 이어, 상기 폴리실리콘 상부 게이트 부재(14)의 측면에 정렬하고 상기 반도체 기판(11)내에 LDD이온 주입을 실시하여 한쌍의 n-소스/드레인 영역(15)을 형성한다. 상기 구조 전체위에 산화막을 형성하고 그 산화막을 패터닝 식각하여 제 1 사이드월 스페이서(16)에 형성하며, 상기 제 1 사이드월 스페이서(16)에 정렬하고 상기 n-소스/드레인 영역(15)안에 n+소스/드레인 이온 주입을 실시하여 n+소스/드레인 영역(17)을 형성한 후, 상기 n+소스/드레인 영역(17)의 상부에 있는 상기 텅스텐(W)층을 식각하여 텅스텐 하부 게이트 부재(13)를 형성한다. 이어, 상기 구조 전체 위에 산화막을 형성하고 그 산화막을 패터닝 식각하여 제 2 사이드월 스페이서(18)을 형성한 다음, 마지막으로 상기 n+소스/드레인 영역(17)과 상부 게이트 부재(14) 실리사이드(19)를 형성하여 종래의 Inverse T-Gate MOS 소자를 완성한다.
그러나, 상기 종래의 Inverse T-Gate MOS 소자에서 Inverse T-Gate의 구조는, 텅스텐으로 된 하부 게이트 부재(13)와 그 하부 게이트 부재(13)위에 형성된 폴리실리콘 재질의 상부 게이트 부재(14)로 구성되고, 그 Inverse T-Gate는 게이트 산화막(12)상에 형성되어 있는데, 상기 텅스텐 하부 게이트 부재(13)와 게이트산화막(12)과의 식각 선택비가 매우 낮기 때문에, 상기 텅스텐층을 식각하여 하부 게이트부재(13)를 형성할 시에 게이트산화막(12)이 많이 식각되어 언더컷(undercut)이 발생되는 문제가 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 인출한 것으로, 그 목적은 반도체 소자의 제조시 게이트산화막의 언더컷을 방지하도록 하고, 엘디디(LDD : Lightly Doped Drain) 영역이 게이트에 완전히 중첩되도록 하는 Inverse T-Gate MOS 소자의 제조 방법에 관한 것이다.
상기와같은 목적을 달성하기 위하여 본 발명에 따른 MOS 소자의 제조 방법은, 반도체 기판상에 게이트산화막를 성장하는 공정과; 상기 게이트산화막상에 폴리실리콘층을 형성하는 공정과; 상기 폴리실리콘층에 금속층을 형성하는 공정과; (게이트 패터닝 하고) 상기 금속층을 식각하여 게이트가 형성될 위치에 금속 상부 게이트부재를 형성하는 공정과; 상기 상부 게이트부재 양측의 상기 반도체 기판내에 한쌍의 도전형 저농도 불순물영역을 형성하는 공정과; 상기 폴리실리콘상에 상기 금속 상부 게이트부재의 측면과 접하는 제 1 사이드월 스페이서를 형성하는 공정과; 상기제 1 사이드월 스페이서 양측의 상기 도전형 저농도 불순물영역내에 한쌍의 도전형 고농도 불순물영역을 형성하는 공정과; 상기 도전형 고농도 불순물영역의 상부에 있는 상기 폴리실리콘층를 식각하여 폴리실리콘 하부게이트부재를 형성하는 공정과; 상기 폴리실리콘 하부게이트부재를 덮고, 상기 제 1 사이드월 스페이서에 접하는 제 2 사이드월 스페이서를 형성하는 공정과; 그리고, 상기 한쌍의 도전형 고농도 불순물영역과 상기 금속 상부게이트부재 위에 실리사이드(silicide)를 형성하는 공정을 포함하여 구성된다.
상기 본 발명에 따른 MOS 소자의 제조방법에서, 상기 도전형의 고농도 불순물영역을 형성하기 위한 공정은, 상기와 같이 제 1 사이드월 스페이서를 형성한 다음에 수행하지 않고, 상기 폴리실리콘 하부 게이트부재를 형성한 후 수행하여도 된다. 또한, 상기 제 2 사이드월 스페이서의 형성 공정을 수행한 후, 상기 도전형 고농도 불순물 이온 주입 공정을 부가 수행할 수 있다.
상기 도전형은 n형 또는 p형의불순물이고, 상기 하부 게이트부재의 재질인 폴리실리콘은 n+형 또는 p+형의 불순물이 도핑된 폴리실리콘층이다.
이와 같이 본 발명에 따른 MOS 자의 제조 방법은 상기 게이트산화층 위에 형성된 하부 게이트부재의 재질을 폴리실리콘으로 형성하여, 그 폴리실리콘의 식각시 상기 게이트산화층의 언더컷을 방지하도록 한다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예에 따른 MOS 소자의 제조 방법에 대하여 상세히 설명하기로 한다.
제2도(a)∼(g)는 본 발명의 일실시예에 따른 MOS 소자의 제조 방법을 설명하기 위한 순차적인 단면도이다.
먼저, 제2도(a)에 도시된 바와 같이 반도체 기판(22)상에 게이트산화막(22)을 약 40∼50Å 두께로 성장시키고, 그 게이트산화막(22)위에 폴리실리콘(polysilicon)(24)을 약 500∼2000Å 두께로 증착하고, 그 폴리실린콘층(24) 위에 W, Ti, 또는 Co와 같은 금속층(26)을 약 500∼2000Å 두께로 증착한다. 상기 폴리실리콘층(24)은 n+형 또는 p+형의 불순물이 도핑된 폴리실리콘층이다.
이어, 제2도(b)에 도시된 바와 같이, 상기 금속층(26) 위에 포토레지스트층(28)을 증착하고, 금속 상부게이트부재(30)가 형성될 부위에 있는 포토레지스트(28)만 남기고 나머지 부위의 포토레지스트는 제거한 후, 남아있는 포토레지스트층(28)을 마스크로 하여 상기 금속층(26)을 식각하므로써 금속 상부게이트부재(30)를 형성한다.
다음, 제2도(c)에 도시된 바와 같이, 상기 포토레지스트층(28)을 제거하고, 상기 반도체 기판(20)안으로 n-형 불순물 주입을 실시하여, 상기 금속 상부게이트부재(30)의 양측에 정렬된 한쌍의 n-저농도 불순물영역(32)을 형성한다. (상기 한쌍의 저농도 불순물영역은(32)은 n-형 저도핑드레인(Lightly Doped Drain : LDD)영역이다.
이어, 제2도(d)에 도시된바와 같이, 상기 전체 구조위에 산화층(또는 질화층)을 약 500∼2000Å의 두께로 증착하고 식각하여 상기 금속 상부게이트부재(30)의 측면에 제 1 사이드월 스페이서(34)를 형성한 후, n+형 불순물을 상기 반도체 기판(20)의 내부로 주입하여, 상기 제 1 사이드월 스페이서(34)의 양측에 정렬된 한쌍의 n+ 고농도 불순물영역(36)을 형성한다. 상기 한쌍의 고농도 불순물영역(36)은 n+소스/드레인(S/D) 영역이다.
제2도(e)에 도시된 바와 같이, 상기 n+소스/드레인영역(36)의 상부에 있는 상기 폴리실리콘층(24) 및 게이트산화층(22)을 식각제거하여, 그 폴리실리콘층(24)으로 부터 폴리실리콘 하부게이트부재(40)를 형성한다. 이때, 상기 제 1 사이드월 스페이서(34)는 상기 폴리실리콘층(24)을 식각하여 Invers T-Gate를 완성하기 위한 마스크 역할을 한다. 즉, 본 발명의 Invers T-Gate는 금속 상부 게이트 부재(30)와 폴리실리콘 하부 게이트부재(40)로 구성된다.
이어, 제2도(f)에 도시된 바와 같이, 상기 전체 구조위에 산화층(또는 질화층)을 약 500∼2000Å의 두께로 증착하고 식각하여, 상기 게이트산화층(22)과 폴리실리콘 하부게이트부재(40)를 덮고 상기 제 1 사이드월 스페이서(34)에 접하는 제 2 사이드월 스페이서(42)를 형성한다.
마지막으로, 제2도(g)에 도시된 바와 같이 상기 전체 구조위에 W, Ti, 또는 Co와 같은 금속을 증착하고, 약 950∼1050℃의 온도에서 급속열처리(Rapid Thermal Annealing : RTA)공정을 수행하여, 상기 n+소스/드레인영역(36)과 금속 상부게이트부재(30)위에 실리사이드(50)를 형성한다. 상기 급속열처리 공정의 수행시, 상기 n+형(또는 p+형) 불순물이 도핑된 폴리실리콘 재질의 폴리실리콘 하부게이트부재(40)로 부터 반도체 기판(20)내의 LDD영역(32)으로 그 불순물이 확산된다. 따라서, 상기 저농도 불순물영역(32) 즉, 저도핑드레인(Lightly Doped Drain : LDD)영역(32)이 게이트에 완전히 중첩되는 구조로 형성된다.
이상, 상세히 설명한 바와 같이 본 발명에 따른 MOS 소자의 제조 방법에 의하면, 실리사이드 구조의 형성시 저도핑드레인(LDD)영역이 게이트에 완전히 중첩되므로 핫캐리어(hot carrier)특성을 향상시키며, 게이트산화막의 상층이 금속층으로 된 게이트부재가 아니고 폴리실리콘층으로된 게이트부재이기 때문에 상기 게이트산화막의 언더컷 발생을 방지한다.
Claims (6)
- 반도체 기판(20)상에 게이트산화막(22)을 성장하는 공정과; 상기 게이트산화막(22)상에 폴리실리콘층(24)을 형성하는 공정과: 상기 폴리실리콘층(24)에 금속층(26)을 형성하는 공정과; (게이트 패터닝 하고) 상기 금속층(26)을 식각하여 게이트가 형성될 위치에 금속 상부 게이트부재(30)를 형성하는 공정과; 상기 금속 상부 게이트부재(30) 양측의 상기 반도체 기판 (20)내에 한쌍의 도전형 저농도 불순물영역(32)을 형성하는 공정과; 상기 폴리실리콘층(24)상에 상기 금속 상부 게이트부재(30)의 측면과 접하는 제 1 사이드월 스페이서(34)를 형성하는 공정과 : 상기 제 1 사이드월 스페이서(34) 양측의 상기 도전형 저농도 불순물영역(32)내에 한쌍의 도전형 고농도 불순물영역(36)을 형성하는 공정과; 상기 도전형 고농도 불순물영역(36)의 상부에 있는 상기 폴리실리콘층(24) 및 게이트산화막(22)을 식각하여 (상기 폴리실리콘층(24)으로 부터) 폴리실리콘 하부게이트부재(40)를 형성하는 공정과; 상기 폴리실리콘 하부게이트부재(40)와 게이트산화막(22)을 덮고, 상기 제 1 사이드월 스페이서(34)에 접하는 제 2 사이드월 스페이서(42)을 형성하는 공정과; 그리고, 상기 한쌍의 도전형 고농도 불순물영역(36)과 상기 금속 상부게이트 부재(30)위에 실리사이드(silicide)(50)를 형성하는 공정을 포함하여 구성된 모스(MOS) 소자의 제조 방법.
- 제1항에 있어서, 상기 도전형의 고농도 불순물영역(36)을 형성하는 공정은, 상기 폴리실리콘 하부 게이트부재(40)를 형성한 후 수행하는 모스(MOS) 소자의 제조 방법.
- 제1항에 있어서, 상기 제 2 사이드월 스페이서(42)의 형성 공정을 수행한 후, 도전형 고농도 불순물 이온 주입 공정을 부가 수행하는 모스(MOS) 소자의 제조 방법.
- 제1항에 있어서, 상기 도전형은 n형 또는 p형의 불순물인 모스(MOS) 소자의 제조 방법.
- 제1항에 있어서, 상기 폴리실리콘층(24)은 n+형 또는 p+형 불순물이 도핑된 폴리실리콘층인 모스(MOS) 소자의 제조 방법.
- 제1항에 있어서, 상기 금속층(26)은 W, Ti, Co중 어느 하나로 이루어진 모스(MOS) 소자의 제조 방법.
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