KR100228334B1 - 반도체 장치의 전계효과트랜지스터 제조방법 - Google Patents
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Abstract
발명은 단채널 효과를 억제함과 동시에 면저항을 감소시키기 위한 샐리사이드 구조 형성시 실리사이드층의 상 변환 불량을 최소화하는 반도체 장치의 전계효과트랜지스터 제조방법에 관한 것으로, 반도체 기판 상에 게이트 절연막 및 게이트 전극용 비도핑 폴리실리콘막을 차례로 형성하고, 게이트 전극 형성용 마스크를 사용하여 상기 게이트 절연막 및 상기 비도핑 폴리실리콘막을 차례로 선택식각해서 게이트 전극을 형성하고, 상기 게이트 전극 양단의 상기 반도체 기판 내에 저농도 불순물을 이온주입하고, 상기 게이트 전극 측벽에 절연막 스페이서를 형성하고, 이온주입 공정을 실시하여 상기 게이트 전극 및 상기 반도체 기판을 비정질화시키고, 금속막을 형성하고 열처리 공정으로 소오스 영역과 드레인 영역 상의 상기 금속막 및 상기 게이트 전극 상의 상기 금속막을 상변환시켜 실리사이드층을 형성한 후, 상기 절연막 스페이서 양단의 상기 반도체 기판 및 상기 게이트 전극 내에 고농도 불순물을 이온주입하는데 특징이 있다.
Description
본 발명은 반도체 장치의 전계효과트랜지스터 제조방법에 관한 것으로, 특히 1㎛ 이하의 미세한 선폭을 갖는 고집적 소자에서의 균일한 샐리사이드(Self-Aligned siLICIDE ; SALICIDE) 구조를 갖는 반도체 장치의 전계효과트랜지스터 제조방법에 관한 것이다.
일반적으로, 반도체 소자가 점차 고집적화되어감에 따라 단채널(short channel) 효과를 억제함과 동시에 얕은 소오스/드레인 접합 및 게이트 전극의 면저항(sheet resistance) 감소가 요구되고 있다.
종래기술에 따른 반도체 장치의 전계효과트랜지스터 제조 방법을 도1A 내지 도1C를 참조하여 설명한다.
먼저, 도1A는 실리콘 기판(1)상에 게이트 산화막(2) 및 게이트 전극(3)을 형성하고, LDD(Lightly Doped Drain) 방식에 의해 저농도(n-) 이온 주입을 실시하여 저농도 이온주입 영역(6)을 형성한 후, 전체구조 상부에 산화막을 형성하고, 비등방성 전면식각에 의해 상기 게이트 전극(3) 측벽에 산화막 스페이서(4)를 형성한 후, 고농도(n+) 이온 주입을 실시하여 소오스/드레인 영역(7)을 형성한 것을 도시한 것이다.
도1B는 전체구조 상부에 700Å 내지 1000Å의 두께로 티타늄막(5)을 형성한 다음, 650℃ 정도 저온의 N2가스분위기에서 약 30초 동안 제1 급속 열처리(Rapid Thermal Anneal) 공정을 실시하여 상기 게이트 전극(3) 및 소오스/드레인 영역(7)상의 상기 티타늄막(5)을 상 변환시켜 티타늄 실리사이드막(5a)을 형성한 것을 도시한 것이다.
도1C는 상기 티타늄막(5)과 게이트 전극(3) 및 소오스/드레인 영역(7) 상에 형성된 티타늄실리사이드막(5a)의 식각선택비를 이용하여 상기 티타늄막(5)을 제거한 다음, 950℃ 정도 고온의 N2가스분위기에서 약 30초 동안 제2 급속 열처리 공정을 실시한 것을 도시한 것이다.
상기와 같은 종래기술에 의해 샐리사이드 공정을 진행하게 될 경우, 고농도 불순물이 도핑된 소오스/드레인 영역에서는 균일한 면저항을 갖는 티타늄 실리사이드막이 성장되지 않는 어려움이 있으며, 특히 1㎛ 이하의 미세 선폭을 갖는 고집적 소자에서는 샐리사이드 구조 형성시 상 변환 불량(Phase Transition Failure)이 발생하게 되어 0.5㎛ 이하의 미세 선폭을 갖는 차세대 고집적 소자 제조 방법으로는 적절치 않은 문제점이 있었다.
상기와 같은 문제점을 해결하기 위해서 안출된 본 발명은 단채널 효과를 억제함과 동시에 면저항을 감소시키기 위한 샐리사이드 구조 형성시 실리사이드층의 상 변환 불량(Phase Transition Failure)을 최소화하는 반도체 장치의 전계효과트랜지스터 제조방법을 제공하는데 그 목적이 있다.
도1A 내지 도1C는 종래기술에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도,
도2A 내지 도2D는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
10: 실리콘 기판 20: 게이트 산화막
30: 게이트 전극 40: 산화막 스페이서
50: 티타늄막 50a: 티타늄실리사이드막
60: 저농도 이온주입 영역
70: 소오스/드레인 영역
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 절연막 및 게이트 전극용 비도핑 폴리실리콘막을 차례로 형성하는 제1 단계; 게이트 전극 형성용 마스크를 사용하여 상기 게이트 절연막 및 상기 비도핑 폴리실리콘막을 차례로 선택식각해서 게이트 전극을 형성하는 제2 단계; 상기 게이트 전극 양단의 상기 반도체 기판 내에 저농도 불순물을 이온주입하는 제3 단계; 상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제4 단계; 이온주입 공정을 실시하여 상기 게이트 전극 및 상기 반도체 기판을 비정질화시키는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 금속막을 형성하는 제6 단계; 제1 열처리 공정으로 소오스 영역과 드레인 영역 상의 상기 금속막 및 상기 게이트 전극 상의 상기 금속막을 상변환시켜 실리사이드층을 형성하는 제7 단계; 상기 절연막 스페이서 양단의 상기 반도체 기판 및 상기 게이트 전극 내에 고농도 불순물을 이온주입하는 제8 단계; 상기 절연막 스페이서 상의 상기 금속막을 제거하는 제9 단계; 및 제2 열처리 공정을 실시하는 제10 단계를 포함하는 반도체 장치의 전계 효과 트랜지스터 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
도2A 내지 도2D는 본 발명의 일실시예에 따른 반도체 장치의 전계효과트랜지스터 제조 공정 단면도이다.
도2A는 실리콘 기판(10) 상에 게이트 산화막(20) 및 비도핑된 폴리실리콘막을 차례로 형성하고, 게이트 전극 마스크를 사용한 식각공정에 의해 게이트 전극(30)을 형성한 다음, 저농도 불순물 이온 주입 공정을 실시하여 저농도 이온주입 영역(60)을 형성한 것을 도시한 것이다.
도2B는 상기 게이트 전극(30) 측벽에 산화막 스페이서(40)를 형성한 후, 약 1 × 1014Cm-2정도의 n형 불순물인 아세닉(As) 이온을 약 20 KeV 내지 50 KeV의 에너지로 이온주입하여 이후의 공정에서 실리사이드층이 형성될 부분 즉, 게이트 전극 및 실리콘 기판을 무정형화(비정질화)한 것을 도시한 것이다.
도2C는 전체구조 상부에 티타늄막(50)을 형성하고, 약 500℃ 내지 700℃ 정도 저온의 N2가스분위기에서 약 20초 내지 40초 동안 제1 급속 열처리 공정을 실시하여 상기 게이트 전극(30) 및 실리콘 기판(10)상의 상기 티타늄막(50)을 티타늄실리사이드막(50a)으로 상 변환시킨 것을 도시한 것이다.
이때, 상기 티타늄막(50) 대신에 텅스텐막이나 코발트막을 사용할 수 있으며, 상기 티타늄막(50)의 두께는 후속 소오스/드레인 영역 형성을 위한 고농도 이온주입 공정시 상기 불순물이 상기 티타늄막을 뚫고 하부의 실리콘 기판 또는 비도핑된 게이트 전극에 도핑되는 것을 감안하여 형성한다.
도2D는 약 1 × 1014Cm-2정도의 N형 불순물인 아세닉(As) 이온을 약 20 KeV 내지 50 KeV의 에너지로 고농도 불순물 이온주입 공정을 실시하여 소오스/드레인 영역(70)을 형성함과 동시에 게이트 전극(30)에 불순물을 도핑시켜준 다음, 상기 티타늄막(50)과 상기 티타늄실리사이드막(50a)의 식각선택비를 이용하여 상기 티타늄막(50)을 습식식각한 후, 약 800℃ 내지 900℃ 정도의 저온 N2가스분위기에서 약 5초 내지 20초 동안 제2 급속 열처리한 것을 도시한 것으로, 이때 상기 제2 급속 열처리 공정의 온도를 종래의 열처리 온도보다 낮게 설정한 것은 소오스/드레인 영역(70)이 너무 깊어지는 것을 방지하기 위한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 소오스/드레인 영역 형성을 위한 고농도 이온주입 공정을 실리사이드막 형성 공정 이후에 진행함으로써, 고농도 이온주입 영역에 있어서 균일한 면저항을 갖는 실리사이드막 형성에의 어려움과 1㎛ 이하의 미세 선폭을 갖는 고집적 소자에서의 상 변환 불량(Phase Transition Failure)을 최소화할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (5)
- 반도체 기판 상에 게이트 절연막 및 게이트 전극용 비도핑 폴리실리콘막을 차례로 형성하는 제1 단계;게이트 전극 형성용 마스크를 사용하여 상기 게이트 절연막 및 상기 비도핑 폴리실리콘막을 차례로 선택식각해서 게이트 전극을 형성하는 제2 단계;상기 게이트 전극 양단의 상기 반도체 기판 내에 저농도 불순물을 이온주입하는 제3 단계;상기 게이트 전극 측벽에 절연막 스페이서를 형성하는 제4 단계;이온주입 공정을 실시하여 상기 게이트 전극 및 상기 반도체 기판을 비정질화시키는 제5 단계;상기 제5 단계가 완료된 전체 구조 상에 금속막을 형성하는 제6 단계;제1 열처리 공정으로 소오스 영역과 드레인 영역 상의 상기 금속막 및 상기 게이트 전극 상의 상기 금속막을 상변환시켜 실리사이드층을 형성하는 제7 단계;상기 절연막 스페이서 양단의 상기 반도체 기판 및 상기 게이트 전극 내에 고농도 불순물을 이온주입하는 제8 단계;상기 절연막 스페이서 상의 상기 금속막을 제거하는 제9 단계; 및제2 열처리 공정을 실시하는 제10 단계를 포함하는 반도체 장치의 전계 효과 트랜지스터 제조 방법.
- 제 1 항에 있어서,상기 제5 단계에서,1 × 1014㎝-2의 As 이온을 20 keV 내지 50 keV로 이온주입하는 것을 특징으로 하는 반도체 장치의 전계 효과 트랜지스터 제조 방법.
- 제 1 항 또는 제 2 항에 있어서,상기 금속막을, 티타늄막, 텅스텐막 및 코발트막 중 어느 하나로 형성하는 것을 특징으로 하는 반도체 장치의 전계 효과 트랜지스터 제조 방법.
- 제 3 항에 있어서,상기 제1 열처리 공정은,500 ℃ 내지 700 ℃ 온도의 N2분위기에서 20초 내지 40초 동안 실시하는 것을 특징으로 하는 반도체 장치의 전계 효과 트랜지스터 제조 방법.
- 제 4 항에 있어서,상기 제2 열처리 공정은,800 ℃ 내지 900 ℃ 온도의 N2분위기에서 5초 내지 20초 동안 실시하는 것을 특징으로 하는 반도체 장치의 전계 효과 트랜지스터 제조 방법.
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