KR100598163B1 - Ｌｄｄ 구조의 모스 트랜지스터 제조방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 38
- 125000006850 spacer group Chemical group 0.000 claims abstract description 29
- 239000010408 film Substances 0.000 claims abstract description 24
- 238000004519 manufacturing process Methods 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims abstract description 15
- 239000000463 material Substances 0.000 claims abstract description 13
- 239000004065 semiconductor Substances 0.000 claims abstract description 10
- 239000010409 thin film Substances 0.000 claims abstract description 5
- 239000012535 impurity Substances 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000005468 ion implantation Methods 0.000 abstract description 14
- 239000007943 implant Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
본 발명은 LDD 구조의 모스 트랜지스터 제조방법에 관한 것으로서, 특히 dl 제조 방법은 반도체기판의 활성 영역 위에 게이트산화막 및 게이트전극을 형성한 후에 기판 전면에 산화박막을 형성하고, 게이트전극을 마스크로 삼아 이온 주입 공정을 실시하여 게이트전극 양측 하부 기판내에 LDD 영역을 형성하고, 게이트전극 측벽에 산화물질과 식각 선택비가 다른 물질을 이용하여 스페이서를 형성한 후에 게이트전극 및 스페이서를 마스크로 삼아 이온 주입 공정을 실시하여 게이트전극 양측 하부 기판내에 소오스/드레인 영역을 형성한다. 이에 따라, 본 발명은 스페이서 식각 공정시 소오스/드레인 영역에 해당하는 기판 표면에 산화막 두께를 균일하게 남길 수 있어 이후 소오스/드레인의 이온 주입시 도핑 프로파일을 향상시킬 수 있다.
Description
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 LDD 구조의 모스 트랜지스터 제조방법을 설명하기 위한 공정 순서도,
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 LDD 구조의 모스 트랜지스터 제조방법의 일부를 나타낸 공정 순서도.
*도면의 주요 부분에 대한 부호의 설명*
10 : 반도체기판 12 : 필드 산화막
14 : 게이트 산화막 16 : 게이트 전극
18 : 산화박막 19 : 식각 정지막
20 : LDD영역 22' : 스페이서
24 : 소오스/드레인 영역 26 : 층간 절연막
28 : 콘택 플러그
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 소오스/드레인의 이온 주입시 도핑 프로파일을 균일하기 위한 LDD 구조의 모스 트랜지스터 제조방법에 관한 것이다.
일반적으로 모스 트랜지스터(MOS transistor)는 반도체기판 상부에 형성된 게이트전극이 반도체층에서 얇은 산화 실리콘막에 의해 격리되어 있는 전계효과 트랜지스터로 접합형과 같이 임피던스가 저하되는 일이 없어서, 고밀도 집적화에 적합한 특성을 지니고 있는 반도체 장치이다.
반도체 소자의 집적도가 높아지면서 디바이스의 속도 향상과 소형화를 위해서 게이트전극의 최소 선폭이 0.25∼0.1㎛까지 계속 줄어들고 있다. 이렇게 게이트전극 선폭이 작아질수록 쇼트 채널 효과에 따라 문턱전압이 급격히 감소하며 동시에 핫 캐리어 효과도 심하게 발생한다.
이러한 쇼트 채널 및 핫 캐리어 효과는 대개 불순물이 주입된 접합영역의 깊이와 관련이 있기 때문에 접합영역 깊이가 얕은, 좀 더 상세하게는 게이트전극의 에지 근방에 불순물이 저농도로 주입된 LDD(Lightly Doped Drain) 구조의 모스트랜지스터가 등장하게 되었다.
그러나, 이러한 LDD 구조의 모스 트랜지스터의 제조 공정시 다음과 같은 문제가 발생하게 된다. 예를 들면, LDD 이온주입 이전에 기판의 스크린 역할을 하는 산화막을 성장시켜 사용한다. 그리고, 통상의 모스 트랜지스터 제조 공정은 소오스/드레인영역의 범위를 지정하기 위하여 게이트 전극의 측벽에 스페이서 형성 과정을 포함하고 있다. 하지만, 스페이서의 물질로 산화막을 이용할 경우 게이트 전극 부분과 기판 표면의 증착 두께가 달라지고, 스페이서 형태로 산화막을 식각 할 경우 선택 식각비를 지정할 수 없으므로 이후 식각 공정시 소오스/드레인 영역에 해당하는 기판 표면에 남길 산화막의 두께를 조정하는데 어려움이 있었다. 이러한 현상은 웨이퍼의 크기가 점차 커질 경우 소오스/드레인 영역 부위의 기판에 남겨진 산화막의 두께를 불균일하게 만들어서 이후 소오스/드레인의 이온 주입시 도핑 프로파일의 변화에 크게 영향을 미쳐 트랜지스터의 전기적 특성을 저하시키게 되었다.
본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 게이트전극 측벽의 스페이서를 형성한 후에 기판 표면에 남아 있는 절연막의 두께를 균일할 수 있어 이후 소오스/드레인의 이온 주입시 도핑 프로파일을 향상시킬 수 있는 LDD 구조의 모스 트랜지스터 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은 LDD 구조의 모스 트랜지스터 제조 방법에 있어서, 반도체기판의 활성 영역 위에 게이트산화막을 증착하고, 그 위에 도전물질로 이루어진 게이트전극을 형성하는 단계와, 게이트전극이 형성된 결과물에 산화박막을 형성하는 단계와, 게이트전극을 마스크로 삼아 게이트전극을 사이에 두고 서로 이격된 활성 영역의 기판내에 기판과 다른 도전형 불순물이 저농도로 주입된 LDD 영역을 형성하는 단계와, 게이트전극 측벽에 산화물질과 식각 선택비가 다른 물질을 이용하여 스페이서를 형성하는 단계와, 게이트전극 및 스페이서를 마스크로 삼아 기판내에 기판과 다른 도전형 불순물이 고농도로 주입된 소오스/드레인 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
본 발명의 제조 방법에 있어서, 스페이서가 전도성 물질일 경우에는 소오스/드레인 영역을 형성한 후에 스페이서를 제거하는 것이 바람직하다. 그리고, 스페이서를 제거한 후에, 게이트전극 모서리 부분의 잔여물로 인한 브릿지 형성을 방지하기 위하여 산화 공정을 실시하는 것이 바람직하다.
또한, 본 발명은 LDD 영역을 형성한 후에, 스페이서의 물질과 식각 선택비가 다른 물질을 이용하여 식각 정지막을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 게이트전극을 형성하고 상기 기판 전면에 소오스/드레인 이온 주입의 스크린 역할을 하는 산화막을 형성한 후에 상기 기판 전면에 산화막과 식각 선택비가 큰 물질을 증착하고 이를 식각해서 게이트전극 측벽에 스페이서를 형성함으로써, 소오스/드레인 이온 주입시 기판 표면에 남아 있는 산화막 두께를 균일하게 할 수 있다. 이에 따라, 소오스/드레인의 이온 주입 공정의 도핑 프로파일을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다. 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이다.
도 1a 내지 도 1f는 본 발명의 일실시예에 따른 LDD 구조의 모스 트랜지스터 제조방법을 설명하기 위한 공정 순서도로서, 이를 참조하면 본 발명의 실시예인 N형 모스 트랜지스터 제조 공정은 다음과 같다.
우선, 도 1a에 도시된 바와 같이, 반도체기판(10), 예컨대 P형 실리콘기판에 LOCOS(local oxidation of silicon) 공정을 이용하여 필드 산화막(12)을 형성하여 활성 영역과 소자분리 영역을 정의한다. 그리고, 활성 영역의 실리콘 기판(10) 상부에 게이트 산화막(14)을 증착하고, 그 위에 도전물질로서 도프트 폴리실리콘을 적층한 후에 게이트 마스크를 이용한 사진 및 식각 공정을 실시하여 상기 폴리실리콘층을 패터닝하여 게이트 전극(16)을 형성한다. 그리고, 게이트 전극(16)에 맞추어 하부 게이트 산화막(14)을 식각한다.
이어서, 게이트전극이 형성된 결과물에 산화 공정을 실시하여 상기 결과물 전면에 이온 주입시 기판 표면을 보호하면서 도핑 농도를 조절하기 위한 산화박막(18)을 형성한다. 그리고, 게이트전극(16)을 마스크로 삼아 기판과 다른 도전형 불순물, 예컨대 인(P+) 또는 비소(As+)를 저농도로 이온 주입하여 게이트전극(16)을 사이에 두고 서로 이격된 활성 영역의 기판내에 LDD 영역(20)을 형성한다.
그 다음, 도 1b 및 도 1c에 도시된 바와 같이, 상기 결과물에 산화물질과 식각 선택비가 다른 물질, 예컨대 폴리실리콘(22)을 증착한 후에 블랭켓 식각 공정으로 이를 식각해서 상기 게이트전극(16) 양측벽에 스페이서(22')를 형성한다.
그 다음, 도 1d에 도시된 바와 같이, 상기 게이트전극(16) 및 스페이서(22')를 마스크로 삼아 기판과 다른 도전형 불순물, 예컨대 인(P+) 또는 비소(As+)를 고농도로 이온 주입하여 기판내에 소오스/드레인 영역(24)을 형성한다. 여기서, 실리콘 기판(10) 상부의 산화막(18)은 고농도의 불순물 이온 주입시 완충(buffer layer) 역할을 하여 기판의 손상을 방지한다.
계속해서, 통상의 급속 열처리 내지 퍼니스에서 어닐링 공정을 실시하여 주입된 불순물을 확산시켜 본 발명에 따른 LDD 구조의 모스트랜지스터를 완성한다.
또한, 본 발명의 제조 공정은 상기 스페이서(22')가 전도성 물질, 예컨대 도프트 폴리실리콘일 경우에는 소오스/드레인 영역(24)을 형성한 후에 도 1e에 도시된 바와 같이, 스페이서(22')를 제거한다. 그리고, 스페이서(22')를 제거한 후에, 게이트전극(16) 모서리 부분의 전도체 잔여물로 인한 브릿지 형성을 방지하기 위하여 산화 공정을 실시하여 파티클(25)을 산화시킨다. 여기서, 스페이서를 제거하는 이유는 도 1f에 도시된 바와 같이, 이후 소오스/드레인 영역(24) 부위에 접하는 콘택 플러그(28)가 형성될 경우 전기적으로 도통되거나 기생 커패시턴스의 발생을 방지하기 위함이다.
도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 LDD 구조의 모스 트랜지스터 제조방법의 일부를 나타낸 공정 순서도로서, 이를 참조하면, 본 발명의 다른 실시예는 다음과 같다.
우선, 도 2a에 도시된 바와 같이, 상술한 실시예에서와 동일하게 LDD 이온 주입 공정을 실시한 후에 결과물에 이후 스페이서의 물질과 식각 선택비가 다른 물질을 증착하여 식각 정지막(19)을 형성한다. 그리고, 상기 식각 정지막(19) 상부에 산화물질과 식각 선택비가 다른 물질을 증착한 후에 블랭켓 식각 공정으로 이를 식각해서 상기 게이트전극(16) 양측벽에 스페이서(22')를 형성한다.
이어서, 도 2b 및 도 2c에 도시된 바와 같이, 소오스/드레인 이온 주입 공정 및 어닐링 공정을 실시한다. 그리고, 스페이서 물질이 전도성일 경우 이를 제거하여 본 발명에 따른 LDD 구조의 모스 트랜지스터를 완성한다.
이상에서 살펴 본 바와 같이, 본 발명은 LDD 이온주입 이전에 기판의 스크린 역할을 하는 산화막을 성장시키고, 스페이서의 물질을 산화막과 식각 선택비가 다른 물질을 사용하여 스페이서 형성시 소오스/드레인 영역의 기판에 남아 있는 산화막의 두께를 일정하게 유지할 수 있다. 그러므로, 웨이퍼의 크기가 큰 경우에도 소오스/드레인 영역 부위의 기판에 남겨진 산화막의 두께를 균일하게 만들어서 이후 소오스/드레인의 이온 주입시 도핑 프로파일을 향상시켜 트랜지스터의 전기적 특성을 높일 수 있다.
Claims (4)
- LDD 구조의 모스 트랜지스터 제조 방법에 있어서,반도체기판의 활성 영역 위에 게이트산화막을 증착하고, 그 위에 도전물질로 이루어진 게이트전극을 형성하는 단계;상기 게이트전극이 형성된 결과물에 산화박막을 형성하는 단계;상기 게이트전극을 마스크로 삼아 게이트전극을 사이에 두고 서로 이격된 활성 영역의 기판내에 기판과 다른 도전형 불순물이 저농도로 주입된 LDD 영역을 형성하는 단계;상기 게이트전극 측벽에 상기 산화물질과 식각 선택비가 다른 전도성 물질을 이용하여 스페이서를 형성하는 단계;상기 게이트전극 및 스페이서를 마스크로 삼아 기판내에 기판과 다른 도전형 불순물이 고농도로 주입된 소오스/드레인 영역을 형성하는 단계;상기 스페이서를 제거하는 단계; 및상기 게이트 전극 모서리 부분의 잔여물로 인한 브릿지 형성을 방지하기 위하여 산화 공정을 실시하는 단계를 포함하여 이루어진 것을 특징으로 하는 LDD 구조의 모스 트랜지스터 제조방법.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990058475A KR100598163B1 (ko) | 1999-12-17 | 1999-12-17 | Ｌｄｄ 구조의 모스 트랜지스터 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990058475A KR100598163B1 (ko) | 1999-12-17 | 1999-12-17 | Ｌｄｄ 구조의 모스 트랜지스터 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010056839A KR20010056839A (ko) | 2001-07-04 |
| KR100598163B1 true KR100598163B1 (ko) | 2006-07-10 |
Family
ID=19626507
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990058475A KR100598163B1 (ko) | 1999-12-17 | 1999-12-17 | Ｌｄｄ 구조의 모스 트랜지스터 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100598163B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04337663A (ja) * | 1991-05-15 | 1992-11-25 | Nec Corp | 半導体装置の製造方法 |
| JPH10178172A (ja) * | 1996-12-17 | 1998-06-30 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR19990042916A (ko) * | 1997-11-28 | 1999-06-15 | 구본준 | 반도체소자의 제조방법 |
-
1999
- 1999-12-17 KR KR1019990058475A patent/KR100598163B1/ko not_active IP Right Cessation
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|---|---|
| KR20010056839A (ko) | 2001-07-04 |
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|---|---|---|---|
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