KR920000634B1 - 모오스 트랜지스터의 제조방법 - Google Patents

Abstract

내용 없음.

Description

모오스 트랜지스터의 제조방법

제1a-h도는 본 발명에 따른 제조공정도.

* 도면의 주요부분에 대한 부호의 설명

10 : p형 실리콘기판 11 : 필드산화막

12 : 게이트 산화막 13 : 폴리실리콘

14 : 실리사이드 16 : 게이트영역

22,23 : 소오스 및 드레인 영역 24 : 산화막

본 발명은 MOS 트랜지스터의 제조방법에 관한 것으로 특히 폴리사이드(Polycide)를 전극으로 사용하는 MOS 트랜지스터의 제작방법에 관한 것이다.

종래에는 통상적으로 MOS 트랜지스터의 게이트 전극으로서 알미늄이나 폴리실리콘을 사용하여 MOS 트랜지스터를 제조하여 왔다. 그중에서도 고온에서의 공정이 가능한 폴리실리콘이 널리 사용되어 왔으나 폴리실리콘의 경우 그 저항(30-50Ω/□)이 비교적 크기 때문에 대규모 집적회로화가 될수록 내장되는 트랜지스터의 수가 많아지고 그 크기가 감소됨에 따라 신호 전달의 지연시간(Delay Time)이 증가하여 디바이스의 성능을 제한하는 경향을 보이고 있다.

따라서 본 발명의 목적은 MOS 트랜지스터의 게이트전극의 저항을 감소시켜 대규모 집적회로에서의 Delay Time을 줄이는 반도체 장치의 제조방법을 제공함에 있다.

본 발명의 또 다른 목적은 기존 대규모 집적회로의 제조공정중 폴리실리콘 전극 트랜지스터 제조공정외에 그것의 전후 공정과도 적합한 반도체 장치의 제조공정을 제공하는 것이다.

상기와 같은 본 발명의 목적을 달성하기 위하여 본 발명은 모오스 트랜지스터의 제조방법에 있어서, 제1도전형의 반도체 기판상에 소자형성 영역을 제외한 영역에 필드산화막을 형성하는 제1공정과, 상기 소자 형성영역의 기판표면에 게이트 절연막을 형성하는 제2공정과, 상기 게이트 절연막상에 폴리실리콘과 실리사이드의 2층으로 게이트전극을 형성하는 제3공정과, 상기 기판상부 전면에 산화막을 형성하고 전면 재식각을 하는 제4공정과, 상기 게이트 전극위에 열산화막을 형성하는 제5공정과, 상기 기판전면에 제2도전형의 확산속도가 다른 제1 및 제2이온주입을 하는 제6공정과, 상기 이온주입된 영역을 활성화하여 소오스 및 드레인 영역을 형성하는 제7공정을 구비하여 상기 공정의 연속으로 이루어짐을 특징으로 한다.

이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다. 제1a도-제1h도는 본 발명에 따른 제조공정을 순서대로 도시한 도면이다. 출발물질은 저항이 10-20Ω/□이고 〈100〉의 결정구조를 갖는 p형 실리콘 웨어퍼(10)이다.

제1a도를 참조하면 상기 기판(10)상에 통상의 LOCOS(Local Oxidation of silicon)방법으로 분리영역인 필드산화막(11)과 소자가 형성될 활성영역(Active Region)(a)을 형성한 후 100-400Å 정도의 게이트 산화막(12)을 성장시키고 트랜지스터의 드레쉬 홀드전압(Threshold Voltage)을 조절하기 위하여 붕소 이온 주입을 하는 단계의 표준 모오스 공정의 단면이다.

그다음 상기 기판(10) 전면에 폴리실리콘(13)을 1000-3000Å 두께로 도포하고 그위에 실리사이드(Silicide)(14)로 1000-3000Å 두께로 도포한 후 통상의 사진공정으로 게이트전극 형성을 위한 포토레지스트 패턴(15)을 형성하고 상기 포토레지스트 패턴(15)을 식각 마스크로 하여 이방성식각(Anisotropic Etching)을 하면 제1b도와 같이 실리사이드영역(14)이 게이트영역(16)으로 형성됨을 나타낼 수 있다.

그다음 기판상의 포토레지스트(15)를 제거하고 기판상부 전면에 산화막(17)을 1000-3000Å 도포하면 제1c도와 같다. 그다음 상기 기판상의 산화막(17)을 전면재식각(Etch Back) 방법으로 식각하면 제1d도와 같이 게이트영역(16)의 측벽에 산화막 스페이서(Spacer)(18)가 형성된다.

그다음 상기 기핀상에 마스킹층과 게이트영역(16)의 폴리사이드의 어닐링을 목적으로 열산화막(19)을 성장시키면 제1e도와 같다. 그다음 소오스 및 드레인을 형성하기 위해 n형 불순물인 인을 도우즈는 1×10¹⁴-1×10¹ions/㎠로 50-70KeV로 하여 이온주입하여 제1이온주입영역(2)을 형성하면 제1f도와 같이 형성된다. 그다음 상기 제1f도의 구조에서 중첩확산 드레인을 형성하기 위하여 1×10¹⁴-1×10¹⁶ion/㎠의 도우즈, 70-80KeV의 에너지로 비소이온 주입을 하여 제2이온 주입영역(21)을 형성하면 제1g도와 같다.

여기서 50-70KeV로 이온 주입된 인은 실리콘 표면으로부터 0.0607-0.0855㎛의 깊이에서 최대 농도를 유지하고, 70-80KeV로 이온 주입된 비소는 0.046-0.0478㎛의 깊이에서 최대 농도를 유지하고, 70-80KeV로 이온 주입된 비소는 0.046-0.0478㎛의 깊이에서 최대농도를 유지한다. 따라서 제1이온주입영역(20)이 제2이온주입영역(21)보다 더 깊은 위치에 형성된다.

그다음 통상의 확산공정으로 상기 이온주입된 영역을 확산시켜 소오스 및 드레인 영역(22)(23)을 형성함과 동시에 산화막(24)을 형성하면 제1h도와 같다. 제1h도에 도시된 소오스 및 드레인 영역(22)(23)은 전술한 바와같이 인과 비소의 최대 농도영역이 깊이에 따라 다르기 때문에, 인과 비소의 불순물로 이루어진 중첩 소오스 및 드레인 구조를 이루게 됨을 유의하여야 한다.

상기에서는 n모오스 트랜지스터를 실시예로 설명하였으나 본 발명의 사상에 벗어남이 없이 다르게 실시할 수도 있음은 이분야의 통상의 지식을 가진자는 쉽게 알수 있을 것이다.

상술한 바와같이 본 발명은 모오스 트랜지스터의 전극을 폴리사이드로 사용하였기 때문에 소자의 지연시간이 현저히 감소되며 상기 폴리사이드 층에 열산화막을 성장시킴으로써 불순물 오염을 방지하는 보호층을 만듬과 동시에 폴리사이드를 어닐링시켜 안정화 할수 있다.

또한 본 발명은 저면 재식각방법으로 폴리사이드 전극 측벽에 산화막 스페이서를 형성하므로써 그후의 어닐링 공정이나 열산화막을 성장시킬때 발생가능한 리프 팅(Lifting) 현상이 일어나지 않으며 상기 스페이서 형성 후 소오스 및 드레인 형성을 위한 불순물을 주입함으로써 대규모 집적회로에서 쓰이는 아주 작은 채널 길이를 갖는 트랜지스터에서 채널길이를 조절하는데 사용할 수 있다.

또한 본 발명은 소오스 및 드레인 형성시 확산계수가 다른 동일 도전형의 두가지 이온을 이온주입 하므로써 중첩확산 드레인을 형성시켜 협채널(Short Channel)에서 생기는 핫캐리어효과(Hot Carrier Effect)등을 감소시킬 수 있다.

Claims (5)

1. 모오스 트랜지스터의 제조방법에 있어서, 제1도전형의 반도체 p형 기판상에 소자형성 영역을 제외한 영역에 필드산화막을 형성하는 제1공정과, 상기 소자 형성영역의 기판표면에 게이트 절연막을 형성하는 제2공정과, 상기 게이트 절연막상에 폴리실리콘과 실리사이드의 2층으로 게이트전극을 형성하는 제3공정과, 상기 기판상부 전면에 산화막을 형성하고 전면 재식각을 하는 제4공정과, 상기 게이트 전극위에 열산화막을 형성하는 제5공정과, 상기 기판전면에 제2도전형의 확산속도가 다른 제1 및 제2불순물을 순차적으로 이온주입하는 제6공정과, 상기 이온주입된 영역을 활성화하여 소오스 및 드레인 영역을 형성하는 제7공정을 구비하여 상기 공정의 연속으로 이루어짐을 특징으로 하는 반도체 장치의 제조방법.
2. 제1항에 있어서, 제3공정의 상기 폴리실리콘의 두께가 1000-3000Å이고, 실리사이드의 두께가 1000-3000Å 임을 특징으로 하는 반도체 장치의 제조방법.
3. 제1항에 있어서 제6공정의 제2도전형의 제1이온주입이 제2이온주입 보다 확산계수가 큰 이온으로 이온주입함을 특징으로 하는 반도체 장치의 제조방법.
4. 제3항에 있어서, 제1이온주입이 인이온 주입이고 제2이온주입이 비소이온주입임을 특징으로 하는 반도체 장치의 제조방법.
5. 제3항에 있어서, 상기 제2도전형 n형 임을 특징으로 하는 반도체 장치의 제조방법.

Images