JP2931243B2 - 半導体素子の製造方法 - Google Patents
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
- H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
- H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子を製造
する方法に係るもので、詳しくは、ＭＯＳトランジスタ
ーを基板上に形成する工程中に、素子隔離酸化膜を自己
整合により形成し、半導体素子の製造工程を簡単化し得
る半導体素子の製造方法に関するものである。
する方法に係るもので、詳しくは、ＭＯＳトランジスタ
ーを基板上に形成する工程中に、素子隔離酸化膜を自己
整合により形成し、半導体素子の製造工程を簡単化し得
る半導体素子の製造方法に関するものである。
【０００２】
【従来の技術】一般に、半導体素子を製造する方法にお
いては、基板上の活性領域に複数の活性素子を形成する
以前に、それら活性素子を電気的に隔離させるため、そ
れら活性素子間の基板上の領域に素子隔離酸化膜をＬＯ
ＣＯＳ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉ
ｌｉｃｏｎ）法により形成していた。そして、該ＬＯＣ
ＯＳ法により素子隔離酸化膜を形成し低濃度イオン注入
領域（ｌｉｇｈｔｌｙｄｏｐｅｄ ｄｒａｉｎ）を有す
る従来の半導体装置を製造する方法を説明すると、次の
ようであった。即ち、図２（Ａ）に示したように、例え
ば、ｐ型のウエルが形成された単結晶シリコン基板１上
に、化学蒸着法により５００Åの厚さの酸化膜２を成層
し、該酸化膜２上に２４００Åの厚さの窒化膜３を成層
した後、該窒化膜３上の前記基板１の活性領域に所定パ
ターンの感光膜４を形成し、該感光膜４のパターン以外
の他の領域の窒化膜３及び酸化膜２を順次食刻し、前記
基板１の素子隔離領域を露出させる。
いては、基板上の活性領域に複数の活性素子を形成する
以前に、それら活性素子を電気的に隔離させるため、そ
れら活性素子間の基板上の領域に素子隔離酸化膜をＬＯ
ＣＯＳ（Ｌｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉ
ｌｉｃｏｎ）法により形成していた。そして、該ＬＯＣ
ＯＳ法により素子隔離酸化膜を形成し低濃度イオン注入
領域（ｌｉｇｈｔｌｙｄｏｐｅｄ ｄｒａｉｎ）を有す
る従来の半導体装置を製造する方法を説明すると、次の
ようであった。即ち、図２（Ａ）に示したように、例え
ば、ｐ型のウエルが形成された単結晶シリコン基板１上
に、化学蒸着法により５００Åの厚さの酸化膜２を成層
し、該酸化膜２上に２４００Åの厚さの窒化膜３を成層
した後、該窒化膜３上の前記基板１の活性領域に所定パ
ターンの感光膜４を形成し、該感光膜４のパターン以外
の他の領域の窒化膜３及び酸化膜２を順次食刻し、前記
基板１の素子隔離領域を露出させる。
【０００３】次いで、該素子隔離領域の露出された基板
１内に、ｎ型の不純物である燐を５０ｋｅＶのエネルギ
ー及び５Ｅ１３ｉｏｎｓ／ｃｍ２の放射能（ｄｏｓｅ）
でイオン注入し、図２（Ｂ）に示したように、前記感光
膜４のパターンを除去した後、残りの窒化膜３及び酸化
膜２をマスクに利用し、前記露出された素子隔離領域の
基板を酸素雰囲気下で熱処理し、素子隔離酸化膜５を形
成すると共に、既イオン注入されたｎ型不純物のイオン
を活性化させ、該素子隔離酸化膜５の下部基板１内にチ
ャネルストッパー（ｃｈａｎｎｅｌ ｓｔｏｐｐｅｒ）
６を形成する。次いで、前記窒化膜３及び酸化膜２を完
全に除去し、活性領域の基板１を露出させる。次いで、
図２（Ｃ）に示したように、熱酸化法により前記活性領
域の基板１上にゲート酸化膜７を１００Åの厚さに形成
し、該酸化膜７上に化学蒸着法により２０００Åの厚さ
の多結晶シリコン層８を成層し、該多結晶シリコン層８
上に１５００Åの厚さの酸化膜９を成層する。次いで、
ゲートに該当する該酸化膜９上に写真食刻法により所定
パターンの感光膜（図示されず）を形成し、該感光膜の
形成された領域以外の酸化膜９と多結晶シリコン層８と
ゲート酸化膜７とを順次食刻し、該感光膜パターン下方
側の酸化膜９、多結晶シリコン層８及びゲート酸化膜７
を残した後、該感光膜のパターンを除去する。従って、
該酸化膜９と前記素子隔離酸化膜５との間の基板１上部
位が前記低濃度イオン注入ＬＤＤの形成領域となる。
１内に、ｎ型の不純物である燐を５０ｋｅＶのエネルギ
ー及び５Ｅ１３ｉｏｎｓ／ｃｍ２の放射能（ｄｏｓｅ）
でイオン注入し、図２（Ｂ）に示したように、前記感光
膜４のパターンを除去した後、残りの窒化膜３及び酸化
膜２をマスクに利用し、前記露出された素子隔離領域の
基板を酸素雰囲気下で熱処理し、素子隔離酸化膜５を形
成すると共に、既イオン注入されたｎ型不純物のイオン
を活性化させ、該素子隔離酸化膜５の下部基板１内にチ
ャネルストッパー（ｃｈａｎｎｅｌ ｓｔｏｐｐｅｒ）
６を形成する。次いで、前記窒化膜３及び酸化膜２を完
全に除去し、活性領域の基板１を露出させる。次いで、
図２（Ｃ）に示したように、熱酸化法により前記活性領
域の基板１上にゲート酸化膜７を１００Åの厚さに形成
し、該酸化膜７上に化学蒸着法により２０００Åの厚さ
の多結晶シリコン層８を成層し、該多結晶シリコン層８
上に１５００Åの厚さの酸化膜９を成層する。次いで、
ゲートに該当する該酸化膜９上に写真食刻法により所定
パターンの感光膜（図示されず）を形成し、該感光膜の
形成された領域以外の酸化膜９と多結晶シリコン層８と
ゲート酸化膜７とを順次食刻し、該感光膜パターン下方
側の酸化膜９、多結晶シリコン層８及びゲート酸化膜７
を残した後、該感光膜のパターンを除去する。従って、
該酸化膜９と前記素子隔離酸化膜５との間の基板１上部
位が前記低濃度イオン注入ＬＤＤの形成領域となる。
【０００４】次いで、低濃度イオン注入領域ＬＤＤを形
成するため、前記酸化膜９以外の基板１内に燐を４０ｋ
ｅＶのエネルギー及び２Ｅ１３ｉｏｎｓ／ｃｍ２の放射
能でイオン注入し、図２（Ｃ）に示した基板１上に酸化
膜を成層した後該酸化膜をエッチングし、前記残ってい
る酸化膜９、多結晶シリコン層８及びゲート酸化膜７の
側面に、図２（Ｄ）に示したように、酸化膜の側壁スペ
ーサー１０を形成する。従って、該側壁スペーサー１０
と前記素子隔離酸化膜５との間の基板１上の領域がドレ
イン／ソースの形成領域となる。次いで、該ドレイン／
ソース領域を形成するため、それら側壁スペーサー１０
と素子隔離酸化膜５との間の基板１内に砒素を４０ｋｅ
Ｖのエネルギー及び５Ｅ１５ｉｏｎｓ／ｃｍ２の放射能
でイオン注入し、図２（Ｅ）に示した基板１上に酸化膜
１１を厚く形成した後該基板１を熱処理すると、前記低
濃度のイオンが活性化して前記側壁スペーサー１０の基
板１下部内にｎ−の拡散領域１２が形成され、ドレイン
／ソース領域形成のため注入されたイオンが活性化して
前記側壁スペーサー１０と前記素子隔離酸化膜５との間
の基板１内にｎ＋の拡散領域１３が形成される。
成するため、前記酸化膜９以外の基板１内に燐を４０ｋ
ｅＶのエネルギー及び２Ｅ１３ｉｏｎｓ／ｃｍ２の放射
能でイオン注入し、図２（Ｃ）に示した基板１上に酸化
膜を成層した後該酸化膜をエッチングし、前記残ってい
る酸化膜９、多結晶シリコン層８及びゲート酸化膜７の
側面に、図２（Ｄ）に示したように、酸化膜の側壁スペ
ーサー１０を形成する。従って、該側壁スペーサー１０
と前記素子隔離酸化膜５との間の基板１上の領域がドレ
イン／ソースの形成領域となる。次いで、該ドレイン／
ソース領域を形成するため、それら側壁スペーサー１０
と素子隔離酸化膜５との間の基板１内に砒素を４０ｋｅ
Ｖのエネルギー及び５Ｅ１５ｉｏｎｓ／ｃｍ２の放射能
でイオン注入し、図２（Ｅ）に示した基板１上に酸化膜
１１を厚く形成した後該基板１を熱処理すると、前記低
濃度のイオンが活性化して前記側壁スペーサー１０の基
板１下部内にｎ−の拡散領域１２が形成され、ドレイン
／ソース領域形成のため注入されたイオンが活性化して
前記側壁スペーサー１０と前記素子隔離酸化膜５との間
の基板１内にｎ＋の拡散領域１３が形成される。
【０００５】
【発明が解決しようとする課題】然るに、このような従
来の半導体素子を製造する方法においては、先ず、素子
隔離酸化膜を形成する工程が行われ、次いで、低濃度イ
オン注入領域を有するＭＯＳトランジスター形成工程が
行われるようになっているため、それら二つの工程を順
次行うようになって、半導体素子の製造工程が煩雑にな
り、ゲートを基板上の正確な位置に整合し得なくなると
いう不都合な点があった。
来の半導体素子を製造する方法においては、先ず、素子
隔離酸化膜を形成する工程が行われ、次いで、低濃度イ
オン注入領域を有するＭＯＳトランジスター形成工程が
行われるようになっているため、それら二つの工程を順
次行うようになって、半導体素子の製造工程が煩雑にな
り、ゲートを基板上の正確な位置に整合し得なくなると
いう不都合な点があった。
【０００６】そこで、本発明の目的は、ＭＯＳトランジ
スターを形成する工程中に、素子隔離酸化膜を自己整合
により形成し、半導体素子の製造工程を簡単化し得る半
導体素子の製造方法を提供しようとするものである。
スターを形成する工程中に、素子隔離酸化膜を自己整合
により形成し、半導体素子の製造工程を簡単化し得る半
導体素子の製造方法を提供しようとするものである。
【０００７】叉、本発明の他の目的は、基板を垂直方向
に食刻する深さによりＭＯＳトランジスターのゲートの
長さを調節し、高集積度の半導体素子製造に適用し得る
半導体素子の製造方法を提供しようとするものである。
に食刻する深さによりＭＯＳトランジスターのゲートの
長さを調節し、高集積度の半導体素子製造に適用し得る
半導体素子の製造方法を提供しようとするものである。
【０００８】そして、このような本発明の目的は、第１
導電型を有する基板上に第２導電型を有する第１の厚さ
の拡散層を成層し、該拡散層上に所望パターンの第１絶
縁膜を形成する段階と、形成された所望パターンの第１
絶縁膜をマスクとして拡散層の一部を除去して該所望パ
ターンの第１拡散領域を形成し、さらに第１絶縁膜をマ
スクとして基板の一部を第１の深さに食刻する段階と、
所望パターンの絶縁膜と、第１拡散領域と、第１の深さ
に該当する高さで第１拡散領域下部に食刻されずに残っ
ている該所望パターンの基板領域との側面に、第２絶縁
膜の第１側壁スペーサーを形成する段階と、所望パター
ンの絶縁膜を除去した後、基板の所望領域に素子隔離絶
縁膜を形成する段階と、第２絶縁膜の第１側壁スペーサ
ーを除去し、第１拡散領域と素子隔離絶縁膜との間の基
板表面と、第１拡散領域の表面とを露出させ、それら露
出された基板および第１拡散領域の表面にゲート絶縁膜
を形成する段階と、該ゲート絶縁膜上に、ゲートとして
の導電層の第２側壁スペーサーを形成する段階と、該導
電層の第２側壁スペーサーにより自己整合される第２拡
散領域を基板内に形成する段階と、を順次行なう半導体
素子の製造方法を提供することにより達成される。
導電型を有する基板上に第２導電型を有する第１の厚さ
の拡散層を成層し、該拡散層上に所望パターンの第１絶
縁膜を形成する段階と、形成された所望パターンの第１
絶縁膜をマスクとして拡散層の一部を除去して該所望パ
ターンの第１拡散領域を形成し、さらに第１絶縁膜をマ
スクとして基板の一部を第１の深さに食刻する段階と、
所望パターンの絶縁膜と、第１拡散領域と、第１の深さ
に該当する高さで第１拡散領域下部に食刻されずに残っ
ている該所望パターンの基板領域との側面に、第２絶縁
膜の第１側壁スペーサーを形成する段階と、所望パター
ンの絶縁膜を除去した後、基板の所望領域に素子隔離絶
縁膜を形成する段階と、第２絶縁膜の第１側壁スペーサ
ーを除去し、第１拡散領域と素子隔離絶縁膜との間の基
板表面と、第１拡散領域の表面とを露出させ、それら露
出された基板および第１拡散領域の表面にゲート絶縁膜
を形成する段階と、該ゲート絶縁膜上に、ゲートとして
の導電層の第２側壁スペーサーを形成する段階と、該導
電層の第２側壁スペーサーにより自己整合される第２拡
散領域を基板内に形成する段階と、を順次行なう半導体
素子の製造方法を提供することにより達成される。
【０００９】
【発明の実施の形態】以下、本発明に係る実施の形態に
対し、図面を用いて説明する。先ず、図１（Ａ）に示し
たように、例えば第１導電型の単結晶シリコン基板２１
上面に、該第１導電型とは反対の第２導電型の単結晶シ
リコン拡散層２２を所望の厚さ（例えば３０００Å）に
エピタキシャル成長させ、該エピタキシャル成長された
単結晶シリコン層内に高濃度の第２導電型の不純物をイ
オン注入して拡散層２２を形成する。この場合、前記第
２導電型がｎ型の不純物の砒素であると、該砒素は４０
ｋｅＶのエネルギー及び５Ｅ１５ｉｏｎｓ／ｃｍ２の放
射能（ｄｏｓｅ）でイオン注入され、該第２導電型の不
純物がｐ型の不純物のＢＦ２であると、該ＢＦ２は４０
ｋｅＶのエネルギー及び４Ｅ１５ｉｏｎｓ／ｃｍ２の放
射能でイオン注入される。
対し、図面を用いて説明する。先ず、図１（Ａ）に示し
たように、例えば第１導電型の単結晶シリコン基板２１
上面に、該第１導電型とは反対の第２導電型の単結晶シ
リコン拡散層２２を所望の厚さ（例えば３０００Å）に
エピタキシャル成長させ、該エピタキシャル成長された
単結晶シリコン層内に高濃度の第２導電型の不純物をイ
オン注入して拡散層２２を形成する。この場合、前記第
２導電型がｎ型の不純物の砒素であると、該砒素は４０
ｋｅＶのエネルギー及び５Ｅ１５ｉｏｎｓ／ｃｍ２の放
射能（ｄｏｓｅ）でイオン注入され、該第２導電型の不
純物がｐ型の不純物のＢＦ２であると、該ＢＦ２は４０
ｋｅＶのエネルギー及び４Ｅ１５ｉｏｎｓ／ｃｍ２の放
射能でイオン注入される。
【００１０】以下、本発明に係る半導体素子の製造方法
の説明を簡単にするため、前記第１導電型がｐ型で、第
２導電型がｎ型である場合を説明する。その後、前記拡
散層２２上に、絶縁層として酸化膜及び窒化膜中何れか
一つを化学蒸着法により０．３Åの厚さに成層する。次
いで、該絶縁層上に、所定パターンの感光膜（図示され
ず）を形成し、該感光膜のパターンによりマスキングさ
れない領域の絶縁層を除去した後、該感光膜パターン下
部のみに所定パターンの絶縁膜２３を残し、該感光膜の
パターンを除去する。次いで、図１（Ｂ）に示したよう
に、異方性食刻特性を有する乾式食刻法例えば反応性イ
オン食刻法を施して、前記残っている所定パターンの絶
縁膜２３によりマスキングされない前記拡散層２２を除
去し、該絶縁膜２３下部にドレインの第１拡散領域２２
ａを残した後、基板２１上の露出された領域を所定深さ
まで除去し、ゲートの長さを形成し得るようにする。次
いで、該基板２１上面に絶縁膜として例えば窒化膜を成
層し、該窒化膜をエッチングして図１（Ｃ）に示したよ
うに、該窒化膜の第１側壁スペーサー２４を形成する。
従って、それら第１側壁スペーサー２４間の基板２１上
に、素子隔離領域が形成される。
の説明を簡単にするため、前記第１導電型がｐ型で、第
２導電型がｎ型である場合を説明する。その後、前記拡
散層２２上に、絶縁層として酸化膜及び窒化膜中何れか
一つを化学蒸着法により０．３Åの厚さに成層する。次
いで、該絶縁層上に、所定パターンの感光膜（図示され
ず）を形成し、該感光膜のパターンによりマスキングさ
れない領域の絶縁層を除去した後、該感光膜パターン下
部のみに所定パターンの絶縁膜２３を残し、該感光膜の
パターンを除去する。次いで、図１（Ｂ）に示したよう
に、異方性食刻特性を有する乾式食刻法例えば反応性イ
オン食刻法を施して、前記残っている所定パターンの絶
縁膜２３によりマスキングされない前記拡散層２２を除
去し、該絶縁膜２３下部にドレインの第１拡散領域２２
ａを残した後、基板２１上の露出された領域を所定深さ
まで除去し、ゲートの長さを形成し得るようにする。次
いで、該基板２１上面に絶縁膜として例えば窒化膜を成
層し、該窒化膜をエッチングして図１（Ｃ）に示したよ
うに、該窒化膜の第１側壁スペーサー２４を形成する。
従って、それら第１側壁スペーサー２４間の基板２１上
に、素子隔離領域が形成される。
【００１１】次いで、チャネルストッパーを形成するた
め、該第１側壁スペーサー２４により区切られた素子隔
離領域の基板２１内にｐ型不純物のＢＦ2 を８０ｋｅＶ
のエネルギー及び５Ｅ１３ｉｏｎｓ／ｃｍ2 の放射能で
イオン注入させる。次いで、図１（Ｄ）に示したよう
に、前記絶縁膜２３を除去した後、前記基板２１を酸素
雰囲気下で熱処理すると、前記素子隔離領域の基板２１
上に素子隔離絶縁膜２５が形成され、前記チャネルスト
ッパーを形成するため注入されたイオンが活性化し、該
素子隔離絶縁膜２５の下部基板２１内に、チャネルスト
ッパー（ｃｈａｎｎｅｌ ｓｔｏｐｐｅｒ）２６が形成
される。且つ、これと同時に、前記第１拡散領域２２ａ
上に酸化膜１２２が形成される。次いで、図１（Ｅ）に
示したように、前記第１側壁スペーサー２４を除去し、
前記第１拡散領域２２ａと素子隔離絶縁膜２５との間の
基板２１表面と、前記第１拡散領域２２ａ表面とを露出
させた後、該露出された基板２１及び第１拡散領域２２
ａ表面上の酸化膜１２２を完全に除去する。その後、必
要に応じて、低濃度イオン注入を行うため、それら第１
拡散領域２２ａと素子隔離絶縁膜２５との間の基板２１
内に、ｎ型の不純物を低濃度にイオン注入することもで
きる。
め、該第１側壁スペーサー２４により区切られた素子隔
離領域の基板２１内にｐ型不純物のＢＦ2 を８０ｋｅＶ
のエネルギー及び５Ｅ１３ｉｏｎｓ／ｃｍ2 の放射能で
イオン注入させる。次いで、図１（Ｄ）に示したよう
に、前記絶縁膜２３を除去した後、前記基板２１を酸素
雰囲気下で熱処理すると、前記素子隔離領域の基板２１
上に素子隔離絶縁膜２５が形成され、前記チャネルスト
ッパーを形成するため注入されたイオンが活性化し、該
素子隔離絶縁膜２５の下部基板２１内に、チャネルスト
ッパー（ｃｈａｎｎｅｌ ｓｔｏｐｐｅｒ）２６が形成
される。且つ、これと同時に、前記第１拡散領域２２ａ
上に酸化膜１２２が形成される。次いで、図１（Ｅ）に
示したように、前記第１側壁スペーサー２４を除去し、
前記第１拡散領域２２ａと素子隔離絶縁膜２５との間の
基板２１表面と、前記第１拡散領域２２ａ表面とを露出
させた後、該露出された基板２１及び第１拡散領域２２
ａ表面上の酸化膜１２２を完全に除去する。その後、必
要に応じて、低濃度イオン注入を行うため、それら第１
拡散領域２２ａと素子隔離絶縁膜２５との間の基板２１
内に、ｎ型の不純物を低濃度にイオン注入することもで
きる。
【００１２】次いで、それら第１拡散領域２２ａと素子
隔離絶縁膜２５との間の基板２１表面及び第１拡散領域
２２ａ表面に、ゲート絶縁膜２７として例えばゲート酸
化膜を８０〜１２０Åの厚さに形成する。次いで、該基
板２１上に、多結晶シリコン層を化学蒸着法により２０
００Åの厚さに成層し、該多結晶シリコン層をエッチバ
ックして該多結晶シリコンの第２側壁スペーサーである
ゲート２８を形成し、ドレイン／ソース領域に該当する
基板２１上領域を露出させる。従って、ドレイン／ソー
ス領域に該当する基板２１領域は、前記ゲート２８及び
前記素子隔離絶縁膜２５となる。且つ、前記第１拡散領
域２２ａ上部に接したゲート絶縁膜２７領域は、前記ゲ
ート２８がエッチバック工程により形成される間損傷さ
れる。次いで、前記露出された基板２１上領域に、ドレ
イン／ソース領域を形成するため、該露出領域にｎ型の
不純物である砒素を４０ｋｅＶのエネルギー及び５Ｅ１
５ｉｏｎｓ／ｃｍ２の放射能で自己整合的にイオン注入
する。
隔離絶縁膜２５との間の基板２１表面及び第１拡散領域
２２ａ表面に、ゲート絶縁膜２７として例えばゲート酸
化膜を８０〜１２０Åの厚さに形成する。次いで、該基
板２１上に、多結晶シリコン層を化学蒸着法により２０
００Åの厚さに成層し、該多結晶シリコン層をエッチバ
ックして該多結晶シリコンの第２側壁スペーサーである
ゲート２８を形成し、ドレイン／ソース領域に該当する
基板２１上領域を露出させる。従って、ドレイン／ソー
ス領域に該当する基板２１領域は、前記ゲート２８及び
前記素子隔離絶縁膜２５となる。且つ、前記第１拡散領
域２２ａ上部に接したゲート絶縁膜２７領域は、前記ゲ
ート２８がエッチバック工程により形成される間損傷さ
れる。次いで、前記露出された基板２１上領域に、ドレ
イン／ソース領域を形成するため、該露出領域にｎ型の
不純物である砒素を４０ｋｅＶのエネルギー及び５Ｅ１
５ｉｏｎｓ／ｃｍ２の放射能で自己整合的にイオン注入
する。
【００１３】次いで、図１（Ｆ）に示したように、該基
板２１上に絶縁膜２９を成層した後、該基板２１を熱処
理し、イオン注入されたイオンを活性化させてソース領
域を形成する。従って、ソース領域に該当するｎ＋の第
２拡散領域３０が前記ゲート２８と前記素子隔離絶縁膜
２５との間の基板２１内に形成される。この場合、低濃
度イオン注入ＬＤＤに該当するｎ−の第３拡散領域（図
示されず）を前記ゲート２８下方側のゲート絶縁膜２７
下部基板２１内に形成することもできる。
板２１上に絶縁膜２９を成層した後、該基板２１を熱処
理し、イオン注入されたイオンを活性化させてソース領
域を形成する。従って、ソース領域に該当するｎ＋の第
２拡散領域３０が前記ゲート２８と前記素子隔離絶縁膜
２５との間の基板２１内に形成される。この場合、低濃
度イオン注入ＬＤＤに該当するｎ−の第３拡散領域（図
示されず）を前記ゲート２８下方側のゲート絶縁膜２７
下部基板２１内に形成することもできる。
【００１４】
【発明の効果】以上説明したように、本発明に係る半導
体素子の製造方法においては、基板上にＭＯＳトランジ
スターを形成する工程中に、該ＭＯＳトランジスターの
素子隔離絶縁膜を自己整合により形成し、半導体の製造
工程を簡単に行うようになっているため、半導体素子の
製造原価が低減されるという効果がある。
体素子の製造方法においては、基板上にＭＯＳトランジ
スターを形成する工程中に、該ＭＯＳトランジスターの
素子隔離絶縁膜を自己整合により形成し、半導体の製造
工程を簡単に行うようになっているため、半導体素子の
製造原価が低減されるという効果がある。
【００１５】且つ、基板を垂直方向に食刻して基板上に
突成領域を形成し、該突成領域の高さによりＭＯＳトラ
ンジスターのゲート長さを調節するようになっているた
め、高集積度の半導体素子製造方法に適用されるという
効果がある。
突成領域を形成し、該突成領域の高さによりＭＯＳトラ
ンジスターのゲート長さを調節するようになっているた
め、高集積度の半導体素子製造方法に適用されるという
効果がある。
【図１】（Ａ）−（Ｂ）：本発明に係る半導体素子の製
造方法を示した概略工程図である。
造方法を示した概略工程図である。
【図２】（Ａ）−（Ｅ）：従来の半導体素子の製造方法
を示した概略工程図である。
を示した概略工程図である。
１、２１：基板 ２：酸化膜 ３：窒化膜 ４：感光膜 ５：素子隔離酸化膜 ６、２６：チャネルストッパー ７：ゲート酸化膜 ８：多結晶シリコン層 ９、１１：酸化膜 １０：側壁スペーサー １２、１３、３０：拡散領域 ２２：拡散層 ２２ａ：第１拡散領域 ２３、２９：絶縁膜 ２４：第１側壁スペーサー ２５：素子隔離絶縁膜 ２７：ゲート絶縁膜 ２８：ゲート（第２側壁スペーサー） ３０：第２拡散領域１２２：酸化膜
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/78 H01L 21/336
Claims (8)
- 【請求項１】 半導体素子の製造方法であって、 第１導電型を有する基板上に第２導電型を有する第１の
厚さの拡散層を成層し、該拡散層上に所望パターンの第
１絶縁膜を形成する段階と、 前記形成された所望パターンの第１絶縁膜をマスクとし
て、前記拡散層の一部を除去して該所望パターンの第１
拡散領域を形成し、さらに前記第１絶縁膜をマスクとし
て基板の一部を第１の深さに食刻する段階と、 前記所望パターンの第１絶縁膜と、前記第１拡散領域
と、前記第１の深さに該当する高さで前記第１拡散領域
下部に食刻されずに残っている該所望パターンの基板領
域との側面に、第２絶縁膜の第１側壁スペーサーを形成
する段階と、 前記所望パターンの絶縁膜を除去した後、前記基板の所
望領域に素子隔離絶縁膜を形成する段階と、 前記第２絶縁膜の第１側壁スペーサーを除去し、前記第
１拡散領域と前記素子隔離絶縁膜との間の基板表面と、
前記第１拡散領域の表面とを露出させ、それら露出され
た基板および第１拡散領域の表面にゲート絶縁膜を形成
する段階と、 該ゲート絶縁膜上に、ゲートとしての導電層の第２側壁
スペーサーを形成する段階と、 該導電層の第２側壁スペーサーにより自己整合される第
２拡散領域を基板内に形成する段階と、 を順次行なう、半導体素子の製造方法。 - 【請求項２】 前記所望パターンの第１拡散領域は、Ｍ
ＯＳトランジスターのドレイン領域である、請求項１記
載の半導体素子の製造方法。 - 【請求項３】 前記拡散層は、前記基板上に単結晶シリ
コン層をエピタキシャル成長した後第２導電型不純物イ
オンを注入してなる、請求項１記載の半導体素子の製造
方法。 - 【請求項４】 前記第１の深さに該当する高さは、前記
ゲートの長さを決めるとき適用される、請求項１記載の
半導体素子の製造方法。 - 【請求項５】 前記素子隔離絶縁膜は、自己整合により
形成される、請求項１記載の半導体素子の製造方法。 - 【請求項６】 前記素子隔離絶縁膜は、第２絶縁膜の第
１側壁スペーサーが自己整合して形成される、請求項５
記載の半導体素子の製造方法。 - 【請求項７】 前記導電層は、多結晶シリコン層であ
る、請求項１記載の半導体素子の製造方法。 - 【請求項８】 前記第２拡散領域は、ソース領域であ
る、請求項１記載の半導体素子の製造方法。
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| JPH0461123A (ja) * | 1990-06-22 | 1992-02-27 | Nec Corp | 半導体装置の素子分離方法 |
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- 1995-12-21 JP JP7333448A patent/JP2931243B2/ja not_active Expired - Fee Related
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