JP3088547B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は，半導体装置の製造方
法，特にＬＤＤ（ Lightly Doped Drain )構造のＭＯＳ
型電界効果トランジスタの製造方法に関する。
法，特にＬＤＤ（ Lightly Doped Drain )構造のＭＯＳ
型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】図８は，従来例を示す図である。以下，
同図を用いて，従来のＬＤＤ構造のＭＯＳ型電界効果ト
ランジスタの製造方法を工程順に説明する。
同図を用いて，従来のＬＤＤ構造のＭＯＳ型電界効果ト
ランジスタの製造方法を工程順に説明する。
【０００３】［工程１，図（ａ）］ ｐ型シリコン基板４１上に，ゲート酸化膜４２およ
びドープト・ポリシリコンから成るゲート電極４３を形
成する。
びドープト・ポリシリコンから成るゲート電極４３を形
成する。
【０００４】 ゲート電極４３をマスクとして，全面
にＰ+ イオンを低ドーズ量にイオン注入して，ｎ- 層４
４ａ，４４ｂを形成する。
にＰ+ イオンを低ドーズ量にイオン注入して，ｎ- 層４
４ａ，４４ｂを形成する。
【０００５】［工程２，図（ｂ）］ 全面にＣＶＤ−ＳｉＯ2 膜を堆積した後，全面に異
方性エッチングを行って，ゲート電極４３の両側にサイ
ドウォール４５ａ，４５ｂを形成する。
方性エッチングを行って，ゲート電極４３の両側にサイ
ドウォール４５ａ，４５ｂを形成する。
【０００６】 ゲート電極４３およびサイドウォール
４５ａ，４５ｂをマスクとして，全面にＡｓ+ イオンを
高ドーズ量にイオン注入する。
４５ａ，４５ｂをマスクとして，全面にＡｓ+ イオンを
高ドーズ量にイオン注入する。
【０００７】 アニールを施して，注入されたＰ+ イ
オンおよびＡｓ+ イオンを活性化して，ｎ- 型の低濃度
ソース領域４６，ｎ- 型の低濃度ドレイン領域４７，ｎ
+ 型の高濃度ソース領域４８，およびｎ+ 型の高濃度ド
レイン領域４９を形成する。
オンおよびＡｓ+ イオンを活性化して，ｎ- 型の低濃度
ソース領域４６，ｎ- 型の低濃度ドレイン領域４７，ｎ
+ 型の高濃度ソース領域４８，およびｎ+ 型の高濃度ド
レイン領域４９を形成する。
【０００８】以上の各工程を経て，ＬＤＤ構造のＭＯＳ
型電界効果トランジスタが完成する。
型電界効果トランジスタが完成する。
【０００９】
【発明が解決しようとする課題】従来のＬＤＤ構造のＭ
ＯＳ型電界効果トランジスタの製造方法では，ホットキ
ャリアを抑制するための低濃度のソース・ドレイン領域
の形成と，高濃度の真性ソース・ドレイン領域の形成と
を，別々のイオン注入によって行っていた。
ＯＳ型電界効果トランジスタの製造方法では，ホットキ
ャリアを抑制するための低濃度のソース・ドレイン領域
の形成と，高濃度の真性ソース・ドレイン領域の形成と
を，別々のイオン注入によって行っていた。
【００１０】その結果，ソース・ドレイン領域の形成工
程が長くなってしまい，製造コストが高くなる，という
問題があった。
程が長くなってしまい，製造コストが高くなる，という
問題があった。
【００１１】また，低濃度のソース・ドレイン拡散層の
形成には，高濃度の真性ソース・ドレイン拡散層形成用
の不純物よりも拡散係数の高い不純物を用いていた。
形成には，高濃度の真性ソース・ドレイン拡散層形成用
の不純物よりも拡散係数の高い不純物を用いていた。
【００１２】その結果，素子がより微細化した場合，低
濃度のソース・ドレイン拡散層の制御が困難になり，パ
ンチスルー障害を引き起こす，という問題があった。
濃度のソース・ドレイン拡散層の制御が困難になり，パ
ンチスルー障害を引き起こす，という問題があった。
【００１３】本発明は，上記の問題点を解決して，低不
純物濃度および高不純物濃度のソース・ドレイン拡散層
を１回のイオン注入によって形成できるようにして，製
造工程を短縮化させると共に，低濃度のソース・ドレイ
ン領域を制御性良く形成できるようにした，半導体装置
の製造方法，特にＬＤＤ構造のＭＯＳ型電界効果トラン
ジスタの製造方法を提供することを目的とする。
純物濃度および高不純物濃度のソース・ドレイン拡散層
を１回のイオン注入によって形成できるようにして，製
造工程を短縮化させると共に，低濃度のソース・ドレイ
ン領域を制御性良く形成できるようにした，半導体装置
の製造方法，特にＬＤＤ構造のＭＯＳ型電界効果トラン
ジスタの製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに，本発明に係る半導体装置の製造方法は，ソース領
域が高不純物濃度拡散層と低不純物濃度拡散層とから成
り，ドレイン領域が高不純物濃度拡散層と低不純物濃度
拡散層とから成る，ＭＯＳ型電界効果トランジスタの製
造方法であって，一導電型の半導体基板上に，ゲート絶
縁膜およびゲート電極を形成する工程と，反対導電型の
不純物イオンを，全面にイオン注入する工程と，ゲート
電極の両側に，絶縁膜から成るサイドウォールを形成す
る工程と，水蒸気雰囲気中で低温の熱処理を行い，前記
イオン注入された不純物の濃度をサイドウォール直下に
おいて低減させる工程と，不活性雰囲気中で高温の熱処
理を行って，イオン注入された不純物を活性化し，高不
純物濃度拡散層と低不純物濃度拡散層とから成るソース
領域，および高不純物濃度拡散層と低不純物濃度拡散層
とから成るドレイン領域を形成する工程とを含むように
構成する。
めに，本発明に係る半導体装置の製造方法は，ソース領
域が高不純物濃度拡散層と低不純物濃度拡散層とから成
り，ドレイン領域が高不純物濃度拡散層と低不純物濃度
拡散層とから成る，ＭＯＳ型電界効果トランジスタの製
造方法であって，一導電型の半導体基板上に，ゲート絶
縁膜およびゲート電極を形成する工程と，反対導電型の
不純物イオンを，全面にイオン注入する工程と，ゲート
電極の両側に，絶縁膜から成るサイドウォールを形成す
る工程と，水蒸気雰囲気中で低温の熱処理を行い，前記
イオン注入された不純物の濃度をサイドウォール直下に
おいて低減させる工程と，不活性雰囲気中で高温の熱処
理を行って，イオン注入された不純物を活性化し，高不
純物濃度拡散層と低不純物濃度拡散層とから成るソース
領域，および高不純物濃度拡散層と低不純物濃度拡散層
とから成るドレイン領域を形成する工程とを含むように
構成する。
【００１５】
【作用】図１は，本発明の基本構成を示す図である。以
下，同図を用いて，本発明に係るＬＤＤのＭＯＳ型電界
効果トランジスタの製造方法を工程順に説明する。
下，同図を用いて，本発明に係るＬＤＤのＭＯＳ型電界
効果トランジスタの製造方法を工程順に説明する。
【００１６】［工程１，図（ａ）］ 例えばｐ型シリコンから成る半導体基板１１の表面
をＬＯＣＯＳ法によりフィールド酸化膜（ＦＯＸ）を形
成して素子形成領域を画定する。
をＬＯＣＯＳ法によりフィールド酸化膜（ＦＯＸ）を形
成して素子形成領域を画定する。
【００１７】 素子形成領域の表面にゲート絶縁膜１
２およびドープト・ポリシリコンから成るゲート電極１
３を形成する。
２およびドープト・ポリシリコンから成るゲート電極１
３を形成する。
【００１８】 ゲート電極１３をマスクとして，全面
に不純物イオン，例えばＡｓ+ イオンをイオン注入し
て，イオン注入領域１４ａ，１４ｂを形成する。
に不純物イオン，例えばＡｓ+ イオンをイオン注入し
て，イオン注入領域１４ａ，１４ｂを形成する。
【００１９】［工程２，図（ｂ）］ 全面にＣＶＤ−ＳｉＯ2 膜を堆積した後，全面に異
方性エッチングを行って，ゲート電極１３の両側にＣＶ
Ｄ−ＳｉＯ2 から成るサイドウォール１５ａ，１５ｂを
形成する。
方性エッチングを行って，ゲート電極１３の両側にＣＶ
Ｄ−ＳｉＯ2 から成るサイドウォール１５ａ，１５ｂを
形成する。
【００２０】 水蒸気雰囲気中で低温の熱処理を行
う。その結果，サイドウォール１５ａ，１５ｂ直下の不
純物がパイルアップ現象によって，サイドウォール１５
ａ，１５ｂを構成するＣＶＤ−ＳｉＯ2 膜中に取り込ま
れ，サイドウォール１５ａ，１５ｂ直下の不純物濃度が
低減する。
う。その結果，サイドウォール１５ａ，１５ｂ直下の不
純物がパイルアップ現象によって，サイドウォール１５
ａ，１５ｂを構成するＣＶＤ−ＳｉＯ2 膜中に取り込ま
れ，サイドウォール１５ａ，１５ｂ直下の不純物濃度が
低減する。
【００２１】［工程３，図（ｃ）］ 不活性雰囲気中で高温の熱処理を行う。その結果，イオ
ン注入された不純物（Ａｓ+ ）が活性化して，ｎ- 型低
濃度ソース拡散層１６とｎ+ 高濃度ソース拡散層１８と
から成るソース領域，およびｎ- 型低濃度ドレイン拡散
層１７とｎ+ 型高濃度ドレイン拡散層１９とから成るド
レイン領域とが形成される。
ン注入された不純物（Ａｓ+ ）が活性化して，ｎ- 型低
濃度ソース拡散層１６とｎ+ 高濃度ソース拡散層１８と
から成るソース領域，およびｎ- 型低濃度ドレイン拡散
層１７とｎ+ 型高濃度ドレイン拡散層１９とから成るド
レイン領域とが形成される。
【００２２】以上の各工程を経て，本発明に係るＬＤＤ
構造のＭＯＳ型電界効果トランジスタが完成する。
構造のＭＯＳ型電界効果トランジスタが完成する。
【００２３】上述の説明からわかるように，本発明に係
るＬＤＤ構造のＭＯＳ型電界効果トランジスタの製造方
法によれば，低不純物濃度および高不純物濃度のソース
・ドレイン拡散層を１回のイオン注入によって形成で
き，製造工程が短縮化される。また，イオン注入用の不
純物イオンとして拡散係数の低いもの，例えばＡｓ+ を
用いているので，ソース・ドレイン領域が制御性良く形
成できるようになり，素子がより微細化した場合のパン
チスルー障害の改善を図ることができる。
るＬＤＤ構造のＭＯＳ型電界効果トランジスタの製造方
法によれば，低不純物濃度および高不純物濃度のソース
・ドレイン拡散層を１回のイオン注入によって形成で
き，製造工程が短縮化される。また，イオン注入用の不
純物イオンとして拡散係数の低いもの，例えばＡｓ+ を
用いているので，ソース・ドレイン領域が制御性良く形
成できるようになり，素子がより微細化した場合のパン
チスルー障害の改善を図ることができる。
【００２４】
【実施例】以下，図２〜図７を用いて，本発明の一実施
例を工程順に説明する。
例を工程順に説明する。
【００２５】［工程１，図２］ ｐ型シリコン基板２１の表面をＬＯＣＯＳ法により
厚さ６０００Åのフィールド酸化膜２２ａ，２２ｂを形
成して素子形成領域を画定する。
厚さ６０００Åのフィールド酸化膜２２ａ，２２ｂを形
成して素子形成領域を画定する。
【００２６】 表面に，厚さ２００Åのゲート酸化膜
２３を形成する。
２３を形成する。
【００２７】 全面に，ＣＶＤ法により，リン（Ｐ）
がドープされたドープト・ポリシリコン層２４を３００
０Åの厚さに堆積する。
がドープされたドープト・ポリシリコン層２４を３００
０Åの厚さに堆積する。
【００２８】［工程２，図２，図３］ フォトリソグラフィおよびエッチング技術により，
ドープト・ポリシリコン層２４をパターニングして，ゲ
ート電極２５を形成する。
ドープト・ポリシリコン層２４をパターニングして，ゲ
ート電極２５を形成する。
【００２９】 全面に，Ａｓ+ イオンのイオン注入を
行う。イオン注入の条件は，例えば加速エネルギー４０
ｋｅＶ，ドーズ量４×１０15ｃｍ-2である。
行う。イオン注入の条件は，例えば加速エネルギー４０
ｋｅＶ，ドーズ量４×１０15ｃｍ-2である。
【００３０】 イオン注入の結果，シリコン基板２１
中にＡｓ+ イオン注入領域２６ａ，２６ｂが形成され
る。
中にＡｓ+ イオン注入領域２６ａ，２６ｂが形成され
る。
【００３１】［工程３，図４］ 全面に，ＣＶＤ法により，厚さ２０００ÅのＣＶＤ−Ｓ
ｉＯ2 膜２７を堆積する。
ｉＯ2 膜２７を堆積する。
【００３２】［工程４，図５］ 全面に，異方性エッチングを行って，ゲート電極２
５の両側にＣＶＤ−ＳｉＯ2 から成るサイドウォール２
８ａ，２８ｂを形成する。
５の両側にＣＶＤ−ＳｉＯ2 から成るサイドウォール２
８ａ，２８ｂを形成する。
【００３３】 水蒸気（Ｈ2 ＋Ｏ2 ）雰囲気中で，低
温（例えば，８００℃）のアニールを行う。その結果，
サイドウォール２８ａ，２８ｂ直下のＡｓ+ イオン注入
領域２６ａ，２６ｂ中のＡｓ+ が，パイルアップ現象に
よってサイドウォール２８ａ，２８ｂを構成するＣＶＤ
−ＳｉＯ2 膜中に取り込まれ，サイドウォール２８ａ，
２８ｂ直下のＡｓ+ の不純物濃度が低減する。
温（例えば，８００℃）のアニールを行う。その結果，
サイドウォール２８ａ，２８ｂ直下のＡｓ+ イオン注入
領域２６ａ，２６ｂ中のＡｓ+ が，パイルアップ現象に
よってサイドウォール２８ａ，２８ｂを構成するＣＶＤ
−ＳｉＯ2 膜中に取り込まれ，サイドウォール２８ａ，
２８ｂ直下のＡｓ+ の不純物濃度が低減する。
【００３４】［工程５，図５，図６］ ドライＮ2 中，９００℃，３０分間のアニールをお
こなって，Ａｓ+ イオン注入領域２６ａ，２６ｂ中のＡ
ｓ+ イオンを活性化させる。
こなって，Ａｓ+ イオン注入領域２６ａ，２６ｂ中のＡ
ｓ+ イオンを活性化させる。
【００３５】 その結果，イオン注入されたＡｓ+ イ
オンが活性化して，サイドウォール２８ａ，２８ｂ直下
の領域には，ｎ- 型低濃度ソース領域２９とｎ- 型低濃
度ドレイン領域３０とがそれぞれ形成され，サイドウォ
ール２８ａ，２８ｂ直下以外の領域には，ｎ+ 型高濃度
ソース領域３１とｎ+ 型高濃度ドレイン領域３２とが形
成される。
オンが活性化して，サイドウォール２８ａ，２８ｂ直下
の領域には，ｎ- 型低濃度ソース領域２９とｎ- 型低濃
度ドレイン領域３０とがそれぞれ形成され，サイドウォ
ール２８ａ，２８ｂ直下以外の領域には，ｎ+ 型高濃度
ソース領域３１とｎ+ 型高濃度ドレイン領域３２とが形
成される。
【００３６】［工程６，図７］ 全面に，ＣＶＤ法により，厚さ１０００ÅのＣＶＤ
−ＳｉＯ2 膜３３を堆積する。
−ＳｉＯ2 膜３３を堆積する。
【００３７】 ＣＶＤ−ＳｉＯ2 膜３３のソース領域
上およびドレイン領域上にコンタクトホールを開口した
後，全面にアルミニウム（Ａｌ）を堆積する。
上およびドレイン領域上にコンタクトホールを開口した
後，全面にアルミニウム（Ａｌ）を堆積する。
【００３８】 アルミニウム（Ａｌ）をフォトリソグ
ラフィ技術によってパターニングして，ソース電極３４
およびドレイン電極３５を形成する。
ラフィ技術によってパターニングして，ソース電極３４
およびドレイン電極３５を形成する。
【００３９】以上の各工程を経て，本発明に係るＬＤＤ
構造のＭＯＳ型電界効果トランジスタが完成する。
構造のＭＯＳ型電界効果トランジスタが完成する。
【００４０】
【発明の効果】本発明には，次の効果がある。
【００４１】 ＬＤＤ構造のＭＯＳ型電界効果トラン
ジスタの製造方法において，低不純物濃度および高不純
物濃度のソース・ドレイン拡散層を１回のイオン注入に
よって形成できるから，製造工程が短縮化される。した
がって，製造コストを低減することが可能になる。
ジスタの製造方法において，低不純物濃度および高不純
物濃度のソース・ドレイン拡散層を１回のイオン注入に
よって形成できるから，製造工程が短縮化される。した
がって，製造コストを低減することが可能になる。
【００４２】 低濃度のソース領域およびドレイン領
域を形成するためのイオン注入において，拡散係数の低
い不純物，例えばＡｓ+ を用いているので，ソース・ド
レイン領域が制御性良く形成できるようになる。したが
って，素子がより微細化してチャネル長が短くなった場
合にも，パンチスルーを防止することができ，ＬＤＤ構
造の特性を充分に発揮することが可能になる。
域を形成するためのイオン注入において，拡散係数の低
い不純物，例えばＡｓ+ を用いているので，ソース・ド
レイン領域が制御性良く形成できるようになる。したが
って，素子がより微細化してチャネル長が短くなった場
合にも，パンチスルーを防止することができ，ＬＤＤ構
造の特性を充分に発揮することが可能になる。
【図１】本発明の基本構成を示す図である。
【図２】実施例の工程１を示す図である。
【図３】実施例の工程２を示す図である。
【図４】実施例の工程３を示す図である。
【図５】実施例の工程４を示す図である。
【図６】実施例の工程５を示す図である。
【図７】実施例の工程６を示す図である。
【図８】従来例を示す図である。
１１ 半導体基板 １２ ゲート絶縁膜 １３ ゲート電極 １４ イオン注入領域 １５ サイドウォール １６ 低濃度ソース １７ 低濃度ドレイン １８ 高濃度ソース １９ 高濃度ドレイン
Claims (1)
- 【請求項１】 ソース領域が高不純物濃度拡散層と低不
純物濃度拡散層とから成り，ドレイン領域が高不純物濃
度拡散層と低不純物濃度拡散層とから成る，ＭＯＳ型電
界効果トランジスタの製造方法であって， 一導電型の半導体基板上に，ゲート絶縁膜およびゲート
電極を形成する工程と， 反対導電型の不純物イオンを，全面にイオン注入する工
程と， ゲート電極の両側に，絶縁膜から成るサイドウォールを
形成する工程と， 水蒸気雰囲気中で低温の熱処理を行い，前記イオン注入
された不純物の濃度をサイドウォール直下において低減
させる工程と， 不活性雰囲気中で高温の熱処理を行って，イオン注入さ
れた不純物を活性化し，高不純物濃度拡散層と低不純物
濃度拡散層とから成るソース領域，および高不純物濃度
拡散層と低不純物濃度拡散層とから成るドレイン領域を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04061931A JP3088547B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04061931A JP3088547B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05267328A JPH05267328A (ja) | 1993-10-15 |
| JP3088547B2 true JP3088547B2 (ja) | 2000-09-18 |
Family
ID=13185412
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04061931A Expired - Fee Related JP3088547B2 (ja) | 1992-03-18 | 1992-03-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3088547B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05228210A (ja) * | 1992-02-20 | 1993-09-07 | Atom Kk | 輸液装置 |
| JPH0648677U (ja) * | 1992-12-15 | 1994-07-05 | 毅 青木 | 重力式自動静脈注射装置の流量測定及び調節装置 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100309137B1 (ko) * | 1995-12-04 | 2003-07-07 | 주식회사 하이닉스반도체 | 반도체소자제조방법 |
| JP2005183867A (ja) * | 2003-12-24 | 2005-07-07 | Mitsumi Electric Co Ltd | 半導体素子及びその製造方法 |
-
1992
- 1992-03-18 JP JP04061931A patent/JP3088547B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05228210A (ja) * | 1992-02-20 | 1993-09-07 | Atom Kk | 輸液装置 |
| JPH0648677U (ja) * | 1992-12-15 | 1994-07-05 | 毅 青木 | 重力式自動静脈注射装置の流量測定及び調節装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05267328A (ja) | 1993-10-15 |
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| Date | Code | Title | Description |
|---|---|---|---|
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