JP3061024B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、浅いＬＤＤ（ＬｉｇｈｔｌｙＤｏｐ
ｅｄ Ｄｒａｉｎ）構造を有する絶縁ゲート電界効果ト
ランジスタ（以下、ＭＯＳトランジスタという）の製造
方法に関する。
方法に関し、特に、浅いＬＤＤ（ＬｉｇｈｔｌｙＤｏｐ
ｅｄ Ｄｒａｉｎ）構造を有する絶縁ゲート電界効果ト
ランジスタ（以下、ＭＯＳトランジスタという）の製造
方法に関する。
【０００２】
【従来の技術】ＭＯＳトランジスタ等の半導体素子の構
造の微細化及び高密度化は依然として精力的に推し進め
られている。微細化については、現在では０．１５μｍ
寸法で形成された半導体素子が用いられ、この寸法を設
計基準にしたメモリデバイスあるいはロジックデバイス
等の半導体装置が実用化されてきている。
造の微細化及び高密度化は依然として精力的に推し進め
られている。微細化については、現在では０．１５μｍ
寸法で形成された半導体素子が用いられ、この寸法を設
計基準にしたメモリデバイスあるいはロジックデバイス
等の半導体装置が実用化されてきている。
【０００３】このような微細化は、半導体装置の高集積
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、ソース、ドレイン領域の不純物拡散層
を極めて浅くしかも信頼性を高めて作り込む必要が出て
きた。
化、高速化等による高性能化あるいは多機能化にとって
最も効果的な手法であり、今後の半導体装置の製造にと
って必須となっている。そして、このような半導体素子
の微細化に伴い、ソース、ドレイン領域の不純物拡散層
を極めて浅くしかも信頼性を高めて作り込む必要が出て
きた。
【０００４】ＬＤＤ構造のソース・ドレイン領域の形成
方法には種々の方法がこれまで検討されてきている。そ
の中で、例えば特開平２−１９４１号公報に示されてい
るよう方法が提案されている。以下、この方法について
従来例として図５に基づいて説明する。
方法には種々の方法がこれまで検討されてきている。そ
の中で、例えば特開平２−１９４１号公報に示されてい
るよう方法が提案されている。以下、この方法について
従来例として図５に基づいて説明する。
【０００５】図５は、ＬＤＤ構造のＭＯＳトランジスタ
の製造工程順の断面図である。図５（ａ）に示すよう
に、導電型がＰ型のシリコン基板１０１上に選択的にフ
ィールド酸化膜１０２を形成する。次に、活性領域上に
ゲート酸化膜１０３を形成する。そして、リン不純物を
添加した多結晶シリコンからなるゲート電極１０４を形
成する。次に、多結晶シリコンからなるゲート電極１０
４の表面を熱酸化し、熱酸化膜１０５を形成する。
の製造工程順の断面図である。図５（ａ）に示すよう
に、導電型がＰ型のシリコン基板１０１上に選択的にフ
ィールド酸化膜１０２を形成する。次に、活性領域上に
ゲート酸化膜１０３を形成する。そして、リン不純物を
添加した多結晶シリコンからなるゲート電極１０４を形
成する。次に、多結晶シリコンからなるゲート電極１０
４の表面を熱酸化し、熱酸化膜１０５を形成する。
【０００６】次に、図５（ｂ）に示すように、化学気相
成長（ＣＶＤ）法で、リン不純物を含有する多結晶シリ
コン膜を全面に堆積させ、異方性のドライエッチングを
施す。この全面の異方性のドライエッチングすなわちエ
ッチバックにより、ゲート電極１０４の側壁に熱酸化膜
１０５を介してリン不純物を含有する多結晶シリコンで
構成されたサイドウォール１０６を形成する。
成長（ＣＶＤ）法で、リン不純物を含有する多結晶シリ
コン膜を全面に堆積させ、異方性のドライエッチングを
施す。この全面の異方性のドライエッチングすなわちエ
ッチバックにより、ゲート電極１０４の側壁に熱酸化膜
１０５を介してリン不純物を含有する多結晶シリコンで
構成されたサイドウォール１０６を形成する。
【０００７】次に、高濃度のＮ型拡散層を形成するため
に、全面にヒ素イオン１０７のイオン注入を行う。そし
て、熱処理を施して注入されたヒ素不純物の活性化を行
う。この熱処理により、図５（ｃ）に示すように、高濃
度領域１０８を形成すると同時に、低濃度領域１０９を
形成する。ここで、低濃度領域１０９は、リン不純物を
含有する多結晶シリコンで構成されたサイドウォール１
０６中のリン不純物がシリコン基板に熱拡散して形成さ
れるものである。
に、全面にヒ素イオン１０７のイオン注入を行う。そし
て、熱処理を施して注入されたヒ素不純物の活性化を行
う。この熱処理により、図５（ｃ）に示すように、高濃
度領域１０８を形成すると同時に、低濃度領域１０９を
形成する。ここで、低濃度領域１０９は、リン不純物を
含有する多結晶シリコンで構成されたサイドウォール１
０６中のリン不純物がシリコン基板に熱拡散して形成さ
れるものである。
【０００８】このようにして、Ｐ型シリコン基板１０１
上に選択的に形成されたフィールド酸化膜１０２、さら
にゲート酸化膜１０３、ゲート電極１０４を有し、高濃
度領域１０８および低濃度領域１０９を有するＬＤＤ構
造の拡散層をソース・ドレイン領域とするＭＯＳトラン
ジスタが形成されることになる。
上に選択的に形成されたフィールド酸化膜１０２、さら
にゲート酸化膜１０３、ゲート電極１０４を有し、高濃
度領域１０８および低濃度領域１０９を有するＬＤＤ構
造の拡散層をソース・ドレイン領域とするＭＯＳトラン
ジスタが形成されることになる。
【０００９】
【発明が解決しようとする課題】上記のＬＤＤ構造を有
するＭＯＳトランジスタの製造方法では、２種類のチャ
ネル型ＭＯＳトランジスタ、すなわちＮチャネルＭＯＳ
トランジスタ（以下、ＮＭＯＳという）とＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳという）の両方のＭ
ＯＳトランジスタ（以下、ＣＭＯＳという）で構成され
る半導体装置を製造する場合に、その製造プロセスが複
雑になり、製造コストが大幅に上昇するという問題が生
じる。
するＭＯＳトランジスタの製造方法では、２種類のチャ
ネル型ＭＯＳトランジスタ、すなわちＮチャネルＭＯＳ
トランジスタ（以下、ＮＭＯＳという）とＰチャネルＭ
ＯＳトランジスタ（以下、ＰＭＯＳという）の両方のＭ
ＯＳトランジスタ（以下、ＣＭＯＳという）で構成され
る半導体装置を製造する場合に、その製造プロセスが複
雑になり、製造コストが大幅に上昇するという問題が生
じる。
【００１０】例えば、上記の従来の技術をＮＭＯＳだけ
に適用する場合、ＰＭＯＳのゲート電極の側壁にサイド
ウォール１０６が形成されるのを防ぐために、リン不純
物を含有する多結晶シリコン膜を全面に堆積後、フォト
リソグラフィ工程でＮＭＯＳのみをフォトレジストで覆
いＰＭＯＳ上の上記リン不純物を含有する多結晶シリコ
ン膜をエッチング除去しなければならない。このように
して、フォトリソグラフィ工程およびエッチング工程が
追加されるようになる。また、この場合、サイドウォー
ル１０６中のリン不純物は熱酸化膜１０５中に溶け難
く、シリコン基板１０１表面に熱拡散しにくい。このた
め、上記の熱処理では高い温度が必要になる。
に適用する場合、ＰＭＯＳのゲート電極の側壁にサイド
ウォール１０６が形成されるのを防ぐために、リン不純
物を含有する多結晶シリコン膜を全面に堆積後、フォト
リソグラフィ工程でＮＭＯＳのみをフォトレジストで覆
いＰＭＯＳ上の上記リン不純物を含有する多結晶シリコ
ン膜をエッチング除去しなければならない。このように
して、フォトリソグラフィ工程およびエッチング工程が
追加されるようになる。また、この場合、サイドウォー
ル１０６中のリン不純物は熱酸化膜１０５中に溶け難
く、シリコン基板１０１表面に熱拡散しにくい。このた
め、上記の熱処理では高い温度が必要になる。
【００１１】また、上記の従来の技術をＮＭＯＳとＰＭ
ＯＳの両方に適用する場合、さらに、ボロン不純物を含
有する多結晶シリコン膜の堆積が必要となり、ＮＭＯＳ
上のボロン不純物を含有する多結晶シリコン膜をエッチ
ング除去するため、さらに、フォトリソグラフィ工程お
よびエッチング工程が追加される。このようにして、半
導体装置の製造コストが上昇するようになる。
ＯＳの両方に適用する場合、さらに、ボロン不純物を含
有する多結晶シリコン膜の堆積が必要となり、ＮＭＯＳ
上のボロン不純物を含有する多結晶シリコン膜をエッチ
ング除去するため、さらに、フォトリソグラフィ工程お
よびエッチング工程が追加される。このようにして、半
導体装置の製造コストが上昇するようになる。
【００１２】本発明の目的は、上記の問題を全て解決
し、簡便な方法であってしかも高信頼性を確保できる半
導体装置の製造方法を提供することにある。
し、簡便な方法であってしかも高信頼性を確保できる半
導体装置の製造方法を提供することにある。
【００１３】
【課題を解決するための手段】このために本発明の半導
体装置の製造方法は、一導電型の半導体基板上にゲート
絶縁膜を介して絶縁ゲート電界効果トランジスタのゲー
ト電極を形成し、前記ゲート電極の上部及び側壁部と前
記半導体基板上に保護絶縁膜を形成する工程と、前記ゲ
ート電極の側壁部に前記保護絶縁膜を介してノンドープ
の多結晶シリコンを形成する工程と、前記絶縁ゲート電
界効果トランジスタのソース・ドレイン拡散層形成領域
および前記多結晶シリコンに逆導電型の不純物イオンを
注入する工程と、熱処理により前記多結晶シリコンに注
入した不純物を前記保護絶縁膜を通して前記半導体基板
の表面に拡散させると共に、前記ソース・ドレイン拡散
層形成領域の不純物を活性化させる工程とを含む。
体装置の製造方法は、一導電型の半導体基板上にゲート
絶縁膜を介して絶縁ゲート電界効果トランジスタのゲー
ト電極を形成し、前記ゲート電極の上部及び側壁部と前
記半導体基板上に保護絶縁膜を形成する工程と、前記ゲ
ート電極の側壁部に前記保護絶縁膜を介してノンドープ
の多結晶シリコンを形成する工程と、前記絶縁ゲート電
界効果トランジスタのソース・ドレイン拡散層形成領域
および前記多結晶シリコンに逆導電型の不純物イオンを
注入する工程と、熱処理により前記多結晶シリコンに注
入した不純物を前記保護絶縁膜を通して前記半導体基板
の表面に拡散させると共に、前記ソース・ドレイン拡散
層形成領域の不純物を活性化させる工程とを含む。
【００１４】あるいは、本発明の半導体装置の製造方法
は、一導電型の半導体基板上に逆導電型のウェル層を形
成し前記半導体基板およびウェル層の表面に形成したゲ
ート絶縁膜を介して、２種類のチャネル型絶縁ゲート電
界効果トランジスタの第１のゲート電極および第２のゲ
ート電極をそれぞれ形成する工程と、前記第１のゲート
電極および第２のゲート電極の上部及び側壁部と前記半
導体基板上に保護絶縁膜を形成する工程と、前記第１の
ゲート電極および第２のゲート電極の側壁部に前記保護
絶縁膜を介してノンドープの多結晶シリコンを形成する
工程と、前記半導体基板上であって絶縁ゲート電界効果
トランジスタのソース・ドレイン拡散層形成領域および
前記第１のゲート電極側壁の多結晶シリコンに逆導電型
の不純物イオンを注入する工程と、前記ウェル層上であ
って絶縁ゲート電界効果トランジスタのソース・ドレイ
ン拡散層形成領域および前記第２のゲート電極側壁の多
結晶シリコンに同導電型の不純物イオンを注入する工程
と、熱処理により前記多結晶シリコンに注入した不純物
を前記保護絶縁膜を通して前記半導体基板の表面あるい
は前記ウェル層の表面に拡散させると共に、前記ソース
・ドレイン拡散層形成領域の不純物を活性化させる工程
とを含む。
は、一導電型の半導体基板上に逆導電型のウェル層を形
成し前記半導体基板およびウェル層の表面に形成したゲ
ート絶縁膜を介して、２種類のチャネル型絶縁ゲート電
界効果トランジスタの第１のゲート電極および第２のゲ
ート電極をそれぞれ形成する工程と、前記第１のゲート
電極および第２のゲート電極の上部及び側壁部と前記半
導体基板上に保護絶縁膜を形成する工程と、前記第１の
ゲート電極および第２のゲート電極の側壁部に前記保護
絶縁膜を介してノンドープの多結晶シリコンを形成する
工程と、前記半導体基板上であって絶縁ゲート電界効果
トランジスタのソース・ドレイン拡散層形成領域および
前記第１のゲート電極側壁の多結晶シリコンに逆導電型
の不純物イオンを注入する工程と、前記ウェル層上であ
って絶縁ゲート電界効果トランジスタのソース・ドレイ
ン拡散層形成領域および前記第２のゲート電極側壁の多
結晶シリコンに同導電型の不純物イオンを注入する工程
と、熱処理により前記多結晶シリコンに注入した不純物
を前記保護絶縁膜を通して前記半導体基板の表面あるい
は前記ウェル層の表面に拡散させると共に、前記ソース
・ドレイン拡散層形成領域の不純物を活性化させる工程
とを含む。
【００１５】このような半導体装置の製造方法では、前
記保護絶縁膜は過剰シリコン原子を含有するシリコン酸
化膜で構成されている。そして、前記不純物イオンの注
入は斜めイオン注入で行われる。ここで、前記不純物イ
オンにはＢＦ2 あるいはヒ素イオンが用いられる。
記保護絶縁膜は過剰シリコン原子を含有するシリコン酸
化膜で構成されている。そして、前記不純物イオンの注
入は斜めイオン注入で行われる。ここで、前記不純物イ
オンにはＢＦ2 あるいはヒ素イオンが用いられる。
【００１６】このようにして、本発明は、簡便な方法で
もって絶縁ゲート電界効果トランジスタのソース・ドレ
イン拡散層領域をＬＤＤ構造にすることができ、半導体
装置の製造コストを低減する。
もって絶縁ゲート電界効果トランジスタのソース・ドレ
イン拡散層領域をＬＤＤ構造にすることができ、半導体
装置の製造コストを低減する。
【００１７】
【発明の実施の形態】次に、本発明の第１の実施の形態
を図１および図２に基づいて説明する。図１と図２は、
本発明をＣＭＯＳの半導体装置の製造に適用した場合
の、その製造工程順の断面図である。
を図１および図２に基づいて説明する。図１と図２は、
本発明をＣＭＯＳの半導体装置の製造に適用した場合
の、その製造工程順の断面図である。
【００１８】図１（ａ）に示すように、Ｐ型のシリコン
基板１の表面の所定の領域にＮウェル２を形成する。そ
して、不活性領域に公知の方法でフィールド酸化膜３を
形成する。さらに、熱酸化の方法で活性領域にゲート酸
化膜４を形成する。
基板１の表面の所定の領域にＮウェル２を形成する。そ
して、不活性領域に公知の方法でフィールド酸化膜３を
形成する。さらに、熱酸化の方法で活性領域にゲート酸
化膜４を形成する。
【００１９】次に、膜厚２００ｎｍ程度であってリン不
純物を添加した多結晶シリコンでもって、ゲート酸化膜
４上にゲート電極５を形成する。そして、ＣＶＤ法で保
護絶縁膜６を全面に形成する。ここで、保護絶縁膜６は
膜厚１０ｎｍ程度の二酸化シリコン膜で形成される。
純物を添加した多結晶シリコンでもって、ゲート酸化膜
４上にゲート電極５を形成する。そして、ＣＶＤ法で保
護絶縁膜６を全面に形成する。ここで、保護絶縁膜６は
膜厚１０ｎｍ程度の二酸化シリコン膜で形成される。
【００２０】次に、ＰＭＯＳ形成領域をフォトレジスト
で覆い、ＮＭＯＳのソース・ドレイン領域となるところ
に、イオンによりＮ拡散層７を形成する。
で覆い、ＮＭＯＳのソース・ドレイン領域となるところ
に、イオンによりＮ拡散層７を形成する。
【００２１】次に、ＣＶＤ法によりノンドープポリシリ
コン膜を１００ｎｍ程度成膜し、その後、エッチバック
を行う。そして、図１（ｂ）に示すように、保護絶縁膜
６を介してゲート電極５の側壁にノンドープポリシリコ
ンで構成されるサイドウォール８を形成する。
コン膜を１００ｎｍ程度成膜し、その後、エッチバック
を行う。そして、図１（ｂ）に示すように、保護絶縁膜
６を介してゲート電極５の側壁にノンドープポリシリコ
ンで構成されるサイドウォール８を形成する。
【００２２】次に、図１（ｃ）に示すように、ＮＭＯＳ
形成領域にレジストマスク９を形成し、ＰＭＯＳ形成領
域にＢＦ2 イオン１０を５０ｋｅＶの注入エネルギーで
３×１０15／ｃｍ2 のドーズ量でイオン注入する。こ
こで、ＢＦ2 イオン１０の注入は回転斜めイオン注入で
行われるとよい。この斜めイオン注入で、ＢＦ2 イオン
１０はサイドウォール８に効果的に導入される。このよ
うにして、Ｎウェル２表面にＰ+ 注入層１１を形成する
とともに、サイドウォール８にボロン不純物を導入し、
ボロン不純物を含有するサイドウォール８ａを形成す
る。
形成領域にレジストマスク９を形成し、ＰＭＯＳ形成領
域にＢＦ2 イオン１０を５０ｋｅＶの注入エネルギーで
３×１０15／ｃｍ2 のドーズ量でイオン注入する。こ
こで、ＢＦ2 イオン１０の注入は回転斜めイオン注入で
行われるとよい。この斜めイオン注入で、ＢＦ2 イオン
１０はサイドウォール８に効果的に導入される。このよ
うにして、Ｎウェル２表面にＰ+ 注入層１１を形成する
とともに、サイドウォール８にボロン不純物を導入し、
ボロン不純物を含有するサイドウォール８ａを形成す
る。
【００２３】次に、レジストマスク９を除去した後、８
００℃、３０分程度の熱処理を行う。この熱処理で、図
１（ｄ）に示すように、サイドウォール８ａ直下のＮウ
ェル２表面にＰ拡散層１２が容易に形成される。ここ
で、Ｎウェル２とサイドウォール８ａとの間には二酸化
シリコン膜で構成された保護絶縁膜６がある。この保護
絶縁膜６には、多量のボロン不純物がとけ込む。このた
めに、低温の熱処理でも容易にボロン不純物がシリコン
基板１表面に拡散し、Ｐ拡散層１２が形成されるように
なる。そして、同時に、Ｐ+ 注入層１１中のボロン不純
物が活性化し、Ｐ+ 拡散層１３が形成される。なお、保
護絶縁膜６にＦ（フッ素）原子があるとＰ拡散層１２の
形成は促進される。
００℃、３０分程度の熱処理を行う。この熱処理で、図
１（ｄ）に示すように、サイドウォール８ａ直下のＮウ
ェル２表面にＰ拡散層１２が容易に形成される。ここ
で、Ｎウェル２とサイドウォール８ａとの間には二酸化
シリコン膜で構成された保護絶縁膜６がある。この保護
絶縁膜６には、多量のボロン不純物がとけ込む。このた
めに、低温の熱処理でも容易にボロン不純物がシリコン
基板１表面に拡散し、Ｐ拡散層１２が形成されるように
なる。そして、同時に、Ｐ+ 注入層１１中のボロン不純
物が活性化し、Ｐ+ 拡散層１３が形成される。なお、保
護絶縁膜６にＦ（フッ素）原子があるとＰ拡散層１２の
形成は促進される。
【００２４】次に、ＰＭＯＳ形成領域をレジストマスク
１４で覆い、ＮＭＯＳ形成領域にヒ素イオンを５０ｋｅ
Ｖの注入エネルギーで２×１０15／ｃｍ2 のドーズ量
でイオン注入する。そして、８５０℃の熱処理を施し、
ヒ素不純物の活性化を行い、図２（ａ）に示すように、
Ｎ+ 拡散層１５を形成する。
１４で覆い、ＮＭＯＳ形成領域にヒ素イオンを５０ｋｅ
Ｖの注入エネルギーで２×１０15／ｃｍ2 のドーズ量
でイオン注入する。そして、８５０℃の熱処理を施し、
ヒ素不純物の活性化を行い、図２（ａ）に示すように、
Ｎ+ 拡散層１５を形成する。
【００２５】次に、レジストマスク１４を公知の方法で
除去し、サイドウォール８およびサイドウォール８ａを
除去する。その後は通常の製造プロセスに従って、図２
（ｂ）に示すように、層間絶縁膜１６を形成し、コンタ
クト孔を開口して、Ｐ+ 拡散層１３あるいはＮ+ 拡散層
１５に接続するアルミ電極１７を形成する。このように
して、ＬＤＤ構造のソース・ドレイン領域を有するＣＭ
ＯＳが形成される。
除去し、サイドウォール８およびサイドウォール８ａを
除去する。その後は通常の製造プロセスに従って、図２
（ｂ）に示すように、層間絶縁膜１６を形成し、コンタ
クト孔を開口して、Ｐ+ 拡散層１３あるいはＮ+ 拡散層
１５に接続するアルミ電極１７を形成する。このように
して、ＬＤＤ構造のソース・ドレイン領域を有するＣＭ
ＯＳが形成される。
【００２６】このようにして、従来の技術の製造工程よ
り、フォトリソグラフィ工程、不純物導入工程、多結晶
シリコンの堆積工程がそれぞれ１回づつ省略できる。以
上に説明したように、本発明の方法であれば簡便な製造
工程で信頼性の高いＣＭＯＳを容易に形成できるように
なる。
り、フォトリソグラフィ工程、不純物導入工程、多結晶
シリコンの堆積工程がそれぞれ１回づつ省略できる。以
上に説明したように、本発明の方法であれば簡便な製造
工程で信頼性の高いＣＭＯＳを容易に形成できるように
なる。
【００２７】次に、本発明の第２の実施の形態を図３お
よび図４に基づいて説明する。図３と図４は、本発明を
ＣＭＯＳの半導体装置の製造に適用した場合の製造工程
順の断面図である。ここで、第１の実施の形態で説明し
たものと同一のものは同一符号で示される。
よび図４に基づいて説明する。図３と図４は、本発明を
ＣＭＯＳの半導体装置の製造に適用した場合の製造工程
順の断面図である。ここで、第１の実施の形態で説明し
たものと同一のものは同一符号で示される。
【００２８】図３（ａ）に示すように、Ｐ型のシリコン
基板１の表面の所定の領域にＮウェル２を形成する。そ
して、フィールド酸化膜３を形成し、熱酸化の方法で活
性領域にゲート酸化膜４を形成する。 次に、多結晶シ
リコンでもって、ゲート酸化膜４上にゲート電極５を形
成する。そして、ＣＶＤ法で保護絶縁膜６ａを全面に形
成する。ここで、保護絶縁膜６ａは過剰のシリコン原子
を含有するシリコン酸化膜で形成される。この過剰にシ
リコン原子を含有するシリコン酸化膜には、化学量論的
である二酸化シリコンで形成されるシリコン酸化膜の場
合よりも、シリコン原子が５〜１０ａｔ％多く含まれ
る。この効果については後述する。なお、この過剰のシ
リコン原子を含有するシリコン酸化膜の膜厚は１０ｎｍ
程度である。
基板１の表面の所定の領域にＮウェル２を形成する。そ
して、フィールド酸化膜３を形成し、熱酸化の方法で活
性領域にゲート酸化膜４を形成する。 次に、多結晶シ
リコンでもって、ゲート酸化膜４上にゲート電極５を形
成する。そして、ＣＶＤ法で保護絶縁膜６ａを全面に形
成する。ここで、保護絶縁膜６ａは過剰のシリコン原子
を含有するシリコン酸化膜で形成される。この過剰にシ
リコン原子を含有するシリコン酸化膜には、化学量論的
である二酸化シリコンで形成されるシリコン酸化膜の場
合よりも、シリコン原子が５〜１０ａｔ％多く含まれ
る。この効果については後述する。なお、この過剰のシ
リコン原子を含有するシリコン酸化膜の膜厚は１０ｎｍ
程度である。
【００２９】次に、第１の実施の形態と同様にして、ノ
ンドープポリシリコン膜を１００ｎｍ程度成膜し、その
後、エッチバックを行う。そして、図３（ｂ）に示すよ
うに、保護絶縁膜６ａを介してゲート電極５の側壁にノ
ンドープポリシリコンで構成されるサイドウォール８を
形成する。
ンドープポリシリコン膜を１００ｎｍ程度成膜し、その
後、エッチバックを行う。そして、図３（ｂ）に示すよ
うに、保護絶縁膜６ａを介してゲート電極５の側壁にノ
ンドープポリシリコンで構成されるサイドウォール８を
形成する。
【００３０】次に、図３（ｃ）に示すように、ＮＭＯＳ
形成領域にレジストマスク９を形成し、ＰＭＯＳ形成領
域にＢＦ2 イオン１０を第１の実施の形態で説明したの
と同様にしてイオン注入する。このようにして、Ｎウェ
ル２表面にＰ+ 注入層１１を形成するとともに、サイド
ウォール８にボロン不純物を導入し、ボロン不純物を含
有するサイドウォール８ａを形成する。
形成領域にレジストマスク９を形成し、ＰＭＯＳ形成領
域にＢＦ2 イオン１０を第１の実施の形態で説明したの
と同様にしてイオン注入する。このようにして、Ｎウェ
ル２表面にＰ+ 注入層１１を形成するとともに、サイド
ウォール８にボロン不純物を導入し、ボロン不純物を含
有するサイドウォール８ａを形成する。
【００３１】同様に、図３（ｄ）に示すように、ＮＭＯ
Ｓ形成領域にレジストマスク１４を形成し、ＮＭＯＳ形
成領域にヒ素イオン１８を５０ｋｅＶの注入エネルギー
で２×１０15／ｃｍ2 のドーズ量でイオン注入する。
ここで、ヒ素イオン１８の注入は回転斜めイオン注入で
行われるとよい。この斜めイオン注入で、ヒ素イオン１
８はサイドウォール８に効果的に導入される。このよう
にして、シリコン基板１表面にＮ+ 注入層１９を形成す
るとともに、サイドウォール８にヒ素不純物を導入し、
ヒ素不純物を含有するサイドウォール８ｂを形成する。
Ｓ形成領域にレジストマスク１４を形成し、ＮＭＯＳ形
成領域にヒ素イオン１８を５０ｋｅＶの注入エネルギー
で２×１０15／ｃｍ2 のドーズ量でイオン注入する。
ここで、ヒ素イオン１８の注入は回転斜めイオン注入で
行われるとよい。この斜めイオン注入で、ヒ素イオン１
８はサイドウォール８に効果的に導入される。このよう
にして、シリコン基板１表面にＮ+ 注入層１９を形成す
るとともに、サイドウォール８にヒ素不純物を導入し、
ヒ素不純物を含有するサイドウォール８ｂを形成する。
【００３２】次に、レジストマスク１４を除去した後、
８５０℃、３０分程度の熱処理を行う。この熱処理で、
図４（ａ）に示すように、サイドウォール８ａ直下のＮ
ウェル２表面にＰ拡散層１２が容易に形成される。ここ
で、Ｎウェル２とサイドウォール８ａとの間には過剰シ
リコンを含有するシリコン酸化膜で構成された保護絶縁
膜６がある。この保護絶縁膜は、二酸化シリコン膜と異
なりボロン不純物をよく透過させる。このために、上記
の熱処理が低温でも容易にＰ拡散層１２が形成される。
そして、同時に、Ｐ+ 注入層１１中のボロン不純物が活
性化し、Ｐ+ 拡散層１３が形成される。
８５０℃、３０分程度の熱処理を行う。この熱処理で、
図４（ａ）に示すように、サイドウォール８ａ直下のＮ
ウェル２表面にＰ拡散層１２が容易に形成される。ここ
で、Ｎウェル２とサイドウォール８ａとの間には過剰シ
リコンを含有するシリコン酸化膜で構成された保護絶縁
膜６がある。この保護絶縁膜は、二酸化シリコン膜と異
なりボロン不純物をよく透過させる。このために、上記
の熱処理が低温でも容易にＰ拡散層１２が形成される。
そして、同時に、Ｐ+ 注入層１１中のボロン不純物が活
性化し、Ｐ+ 拡散層１３が形成される。
【００３３】同時に、この熱処理で、図４（ａ）に示す
ように、サイドウォール８ｂ直下のシリコン基板１表面
にＮ拡散層７が形成される。ここで、シリコン基板１と
サイドウォール８ｂとの間には過剰シリコンを含有する
シリコン酸化膜で構成された保護絶縁膜６がある。この
保護絶縁膜は、二酸化シリコン膜と異なりヒ素不純物を
よく透過させる。このために、上記の熱処理が低温でも
容易にＮ拡散層７が形成される。そして、Ｎ+ 注入層１
９中のヒ素不純物が活性化し、Ｎ+ 拡散層１５が形成さ
れる。
ように、サイドウォール８ｂ直下のシリコン基板１表面
にＮ拡散層７が形成される。ここで、シリコン基板１と
サイドウォール８ｂとの間には過剰シリコンを含有する
シリコン酸化膜で構成された保護絶縁膜６がある。この
保護絶縁膜は、二酸化シリコン膜と異なりヒ素不純物を
よく透過させる。このために、上記の熱処理が低温でも
容易にＮ拡散層７が形成される。そして、Ｎ+ 注入層１
９中のヒ素不純物が活性化し、Ｎ+ 拡散層１５が形成さ
れる。
【００３４】次に、このサイドウォール８ａおよび８ｂ
を除去する。そして、全面にＣＶＤ法でシリコン酸化膜
を堆積し、エッチバックを施す。このようにして、図４
（ｂ）に示すように、ゲート電極５の側壁に保護絶縁膜
６ａを介して側壁絶縁膜２０を形成する。
を除去する。そして、全面にＣＶＤ法でシリコン酸化膜
を堆積し、エッチバックを施す。このようにして、図４
（ｂ）に示すように、ゲート電極５の側壁に保護絶縁膜
６ａを介して側壁絶縁膜２０を形成する。
【００３５】次に、ゲート電極５、Ｐ+ 拡散層１３およ
びＮ+ 拡散層１５上の酸化膜を除去し、チタンをスパッ
タ法で堆積させる。そして、熱処理を施しゲート電極
５、Ｐ+ 拡散層１３およびＮ+ 拡散層１５上にシリサイ
ド層２１を形成する。
びＮ+ 拡散層１５上の酸化膜を除去し、チタンをスパッ
タ法で堆積させる。そして、熱処理を施しゲート電極
５、Ｐ+ 拡散層１３およびＮ+ 拡散層１５上にシリサイ
ド層２１を形成する。
【００３６】次に、図４（ｃ）に示すように、層間絶縁
膜１６を形成し、コンタクト孔を開口して、Ｐ+ 拡散層
１３あるいはＮ+ 拡散層１５上のシリサイド層２１に接
続するアルミ電極１７を形成する。このようにして、Ｌ
ＤＤ構造のソース・ドレイン領域を有するＣＭＯＳが形
成される。
膜１６を形成し、コンタクト孔を開口して、Ｐ+ 拡散層
１３あるいはＮ+ 拡散層１５上のシリサイド層２１に接
続するアルミ電極１７を形成する。このようにして、Ｌ
ＤＤ構造のソース・ドレイン領域を有するＣＭＯＳが形
成される。
【００３７】この第２の実施の形態では、ＰＭＯＳと共
にＮＭＯＳのソース・ドレイン領域が同時にＬＤＤ構造
に形成される。このために、製造工程を第１の実施の形
態よりさらに簡便化し、信頼性の高いＣＭＯＳを容易に
形成できるようになる。
にＮＭＯＳのソース・ドレイン領域が同時にＬＤＤ構造
に形成される。このために、製造工程を第１の実施の形
態よりさらに簡便化し、信頼性の高いＣＭＯＳを容易に
形成できるようになる。
【００３８】なお、シリサイド層はチタンシリサイドで
構成されているが、チタンシリサイドの代わりにコバル
トあるいはタングステン等の高融点金属のシリサイド層
でも同様に形成できることに言及しておく。
構成されているが、チタンシリサイドの代わりにコバル
トあるいはタングステン等の高融点金属のシリサイド層
でも同様に形成できることに言及しておく。
【００３９】また、本発明の実施の形態では、保護絶縁
膜が二酸化シリコン膜あるいは過剰シリコン原子を含有
するシリコン酸化膜で構成される場合について説明した
が、フッ素入りシリコン酸化膜であるＳｉＯＦのような
絶縁膜でも同様の効果があることにも言及しておく。
膜が二酸化シリコン膜あるいは過剰シリコン原子を含有
するシリコン酸化膜で構成される場合について説明した
が、フッ素入りシリコン酸化膜であるＳｉＯＦのような
絶縁膜でも同様の効果があることにも言及しておく。
【００４０】
【発明の効果】以上説明したように本発明は、ＭＯＳト
ランジスタのソース・ドレイン拡散層を浅いＬＤＤ構造
に形成するにあたり、ゲート電極の側壁にノンドープの
ポリシリコンで構成されるサイドウォールを形成し、ソ
ース・ドレイン拡散層の形成領域と、このサイドウォー
ルとに同時に不純物を導入する。そして、同一の熱処理
で、ＬＤＤ構造の低濃度領域と高濃度領域とを同時に形
成する。
ランジスタのソース・ドレイン拡散層を浅いＬＤＤ構造
に形成するにあたり、ゲート電極の側壁にノンドープの
ポリシリコンで構成されるサイドウォールを形成し、ソ
ース・ドレイン拡散層の形成領域と、このサイドウォー
ルとに同時に不純物を導入する。そして、同一の熱処理
で、ＬＤＤ構造の低濃度領域と高濃度領域とを同時に形
成する。
【００４１】このために、製造工程の大幅な削減が可能
になる。また、本発明により形成されるＬＤＤ構造は、
従来技術のイオン注入で形成される場合より浅い接合と
なり、高い信頼性と制御性のもとにＭＯＳトランジスタ
の微細化を可能にする。
になる。また、本発明により形成されるＬＤＤ構造は、
従来技術のイオン注入で形成される場合より浅い接合と
なり、高い信頼性と制御性のもとにＭＯＳトランジスタ
の微細化を可能にする。
【図１】本発明の第１の実施の形態を説明するためのＣ
ＭＯＳトランジスタの製造工程順の断面図である。
ＭＯＳトランジスタの製造工程順の断面図である。
【図２】本発明の第１の実施の形態を説明するためのＣ
ＭＯＳトランジスタの製造工程順の断面図である。
ＭＯＳトランジスタの製造工程順の断面図である。
【図３】本発明の第２の実施の形態を説明するためのＣ
ＭＯＳトランジスタの製造工程順の断面図である。
ＭＯＳトランジスタの製造工程順の断面図である。
【図４】本発明の第２の実施の形態を説明するためのＣ
ＭＯＳトランジスタの製造工程順の断面図である。
ＭＯＳトランジスタの製造工程順の断面図である。
【図５】従来の技術を説明するＭＯＳトランジスタの製
造工程順の断面図である。
造工程順の断面図である。
１，１０１ シリコン基板 ２ Ｎウェル ３，１０２ フィールド酸化膜 ４，１０３ ゲート酸化膜 ５，１０４ ゲート電極 ６，６ａ 保護絶縁膜 ７ Ｎ注入層 ８，８ａ，８ｂ，１０６ サイドウォール ９，１４ レジストマスク １０ ＢＦ2 イオン １１ Ｐ+ 注入層 １２ Ｐ拡散層 １３ Ｐ+ 拡散層 １５ Ｎ+ 拡散層 １６ 層間絶縁膜 １７ アルミ電極 １８，１０７ ヒ素イオン １９ Ｎ+ 注入層 ２０ 側壁絶縁膜 ２１ シリサイド層 １０５ 熱酸化膜 １０８ 高濃度領域 １０９ 低濃度領域
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78 H01L 21/336 H01L 21/8238 H01L 27/092
Claims (5)
- 【請求項１】 一導電型の半導体基板上にゲート絶縁膜
を介して絶縁ゲート電界効果トランジスタのゲート電極
を形成し、前記ゲート電極の上部及び側壁部と前記半導
体基板上に保護絶縁膜を形成する工程と、前記ゲート電
極の側壁部に前記保護絶縁膜を介してノンドープの多結
晶シリコンを形成する工程と、前記絶縁ゲート電界効果
トランジスタのソース・ドレイン拡散層形成領域および
前記多結晶シリコンに逆導電型の不純物イオンを注入す
る工程と、熱処理により前記多結晶シリコンに注入した
不純物を前記保護絶縁膜を通して前記半導体基板の表面
に拡散させると共に、前記ソース・ドレイン拡散層形成
領域の不純物を活性化させる工程と、を含むことを特徴
とする半導体装置の製造方法。 - 【請求項２】 一導電型の半導体基板上に逆導電型のウ
ェル層を形成し前記半導体基板およびウェル層の表面に
形成したゲート絶縁膜を介して、２種類のチャネル型絶
縁ゲート電界効果トランジスタの第１のゲート電極およ
び第２のゲート電極をそれぞれ形成する工程と、前記第
１のゲート電極および第２のゲート電極の上部及び側壁
部と前記半導体基板上に保護絶縁膜を形成する工程と、
前記第１のゲート電極および第２のゲート電極の側壁部
に前記保護絶縁膜を介してノンドープの多結晶シリコン
を形成する工程と、前記半導体基板上であって絶縁ゲー
ト電界効果トランジスタのソース・ドレイン拡散層形成
領域および前記第１のゲート電極側壁の多結晶シリコン
に逆導電型の不純物イオンを注入する工程と、前記ウェ
ル層上であって絶縁ゲート電界効果トランジスタのソー
ス・ドレイン拡散層形成領域および前記第２のゲート電
極側壁の多結晶シリコンに同導電型の不純物イオンを注
入する工程と、熱処理により前記多結晶シリコンに注入
した不純物を前記保護絶縁膜を通して前記半導体基板の
表面あるいは前記ウェル層の表面に拡散させると共に、
前記ソース・ドレイン拡散層形成領域の不純物を活性化
させる工程と、を含むことを特徴とする半導体装置の製
造方法。 - 【請求項３】 前記保護絶縁膜が過剰シリコン原子を含
有するシリコン酸化膜で構成されていることを特徴とす
る請求項１または請求項２記載の半導体装置の製造方
法。 - 【請求項４】 前記不純物イオンの注入が斜めイオン注
入で行われることを特徴とする請求項１、請求項２また
は請求項３記載の半導体装置の製造方法。 - 【請求項５】 前記不純物イオンがＢＦ2 あるいはヒ素
イオンであることを特徴とする請求項１から請求項４の
うち１つの請求項に記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9327934A JP3061024B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9327934A JP3061024B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11163337A JPH11163337A (ja) | 1999-06-18 |
| JP3061024B2 true JP3061024B2 (ja) | 2000-07-10 |
Family
ID=18204649
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9327934A Expired - Lifetime JP3061024B2 (ja) | 1997-11-28 | 1997-11-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3061024B2 (ja) |
-
1997
- 1997-11-28 JP JP9327934A patent/JP3061024B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11163337A (ja) | 1999-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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