JP2830267B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2830267B2 JP2830267B2 JP509790A JP509790A JP2830267B2 JP 2830267 B2 JP2830267 B2 JP 2830267B2 JP 509790 A JP509790 A JP 509790A JP 509790 A JP509790 A JP 509790A JP 2830267 B2 JP2830267 B2 JP 2830267B2
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- Japan
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- insulating film
- ion
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- film
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関し、特に絶縁ゲー
ト型電界効果トランジスタ（以下MOSFETと記す）を有す
る半導体装置の製造方法に関する。
ト型電界効果トランジスタ（以下MOSFETと記す）を有す
る半導体装置の製造方法に関する。
従来のMOSFETは、第３図に示すように、ｎ型不純物を
含有するシリコン基板１の表面に設けた厚いSiO2からな
るフィールド酸化膜２によって区画された素子形成領域
の表面に設けたゲート酸化膜３と、ゲート酸化膜３の上
に設けてリンをドーピングし高導電体にした多結晶シリ
コン層からなるゲート電極４と、ゲート電極４に整合し
て素子形成領域にホウ素をイオン注入して設けたｐ型の
ソース・ドレイン領域５とを有してMOSFETを構成する。
含有するシリコン基板１の表面に設けた厚いSiO2からな
るフィールド酸化膜２によって区画された素子形成領域
の表面に設けたゲート酸化膜３と、ゲート酸化膜３の上
に設けてリンをドーピングし高導電体にした多結晶シリ
コン層からなるゲート電極４と、ゲート電極４に整合し
て素子形成領域にホウ素をイオン注入して設けたｐ型の
ソース・ドレイン領域５とを有してMOSFETを構成する。
上述した従来の半導体装置の製造方法は、ゲート電極
及びフィールド酸化膜をマスクとして上方から加速した
ホウ素イオン素子形成領域内にイオン注入し、熱処理に
より結晶性の回復とそれに伴うｐ型不純物の活性化を行
うが、集積回路を構成する為に必要な配線層及び層間絶
縁膜の形成や平坦化に不可欠な高温熱処理を経過する間
にホウ素が熱的に拡散して深さ方向と横方向に拡大して
行く。この結果、従来のｐチャネル型MOSFETはソース・
ドレイン領域がゲート電極の下部に入り込んだ構造に形
成され、第１にソース領域とドレイン領域との間のパン
チスルー耐圧を一定値以上に保つためには集積回路の微
細化に反するにも拘らずゲート長を長くしなければなら
ない。第２にゲート電極とソース・ドレイン領域との結
合容量が大きいという欠点がある。
及びフィールド酸化膜をマスクとして上方から加速した
ホウ素イオン素子形成領域内にイオン注入し、熱処理に
より結晶性の回復とそれに伴うｐ型不純物の活性化を行
うが、集積回路を構成する為に必要な配線層及び層間絶
縁膜の形成や平坦化に不可欠な高温熱処理を経過する間
にホウ素が熱的に拡散して深さ方向と横方向に拡大して
行く。この結果、従来のｐチャネル型MOSFETはソース・
ドレイン領域がゲート電極の下部に入り込んだ構造に形
成され、第１にソース領域とドレイン領域との間のパン
チスルー耐圧を一定値以上に保つためには集積回路の微
細化に反するにも拘らずゲート長を長くしなければなら
ない。第２にゲート電極とソース・ドレイン領域との結
合容量が大きいという欠点がある。
本発明の半導体装置の製造方法は、一導電型半導体基
板の一主面に選択的にフィールド絶縁膜を設けて素子形
成領域を区画し前記素子形成領域の表面にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜を含む表面に導体
層を堆積し前記導体層上にパターニングしたホトレジス
ト膜形成する工程と、前記ホトレジスト膜をマスクとし
て前記導体層をエッチングしゲート電極を形成する工程
と、前記ホトレジスト膜及び前記フィールド絶縁膜をマ
スクとして前記半導体基板の法線方向に対して傾斜させ
且つ前記法線を軸として回転させたイオンビームによる
不純物をイオン注入して前記素子形成領域内に一導電型
又は逆導電型のイオン注入層を設ける工程と、前記ゲー
ト電極の側面にのみ絶縁膜の側壁部を設け前記側壁部及
び前記ゲート電極並びに前記フィールド絶縁膜をマスク
として前記素子形成領域内に逆導電型の不純物イオンを
イオン注入する工程を含んで構成される。
板の一主面に選択的にフィールド絶縁膜を設けて素子形
成領域を区画し前記素子形成領域の表面にゲート絶縁膜
を形成する工程と、前記ゲート絶縁膜を含む表面に導体
層を堆積し前記導体層上にパターニングしたホトレジス
ト膜形成する工程と、前記ホトレジスト膜をマスクとし
て前記導体層をエッチングしゲート電極を形成する工程
と、前記ホトレジスト膜及び前記フィールド絶縁膜をマ
スクとして前記半導体基板の法線方向に対して傾斜させ
且つ前記法線を軸として回転させたイオンビームによる
不純物をイオン注入して前記素子形成領域内に一導電型
又は逆導電型のイオン注入層を設ける工程と、前記ゲー
ト電極の側面にのみ絶縁膜の側壁部を設け前記側壁部及
び前記ゲート電極並びに前記フィールド絶縁膜をマスク
として前記素子形成領域内に逆導電型の不純物イオンを
イオン注入する工程を含んで構成される。
次に、本発明につて図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明
するための工程順に示した半導体チップの断面図であ
る。
するための工程順に示した半導体チップの断面図であ
る。
まず、第１図（ａ）に示すように、ｎ型シリコン基板
１の一主面に選択的にフィールド酸化膜２を設けて素子
形成領域を区画し、素子形成領域の表面を熱酸化してゲ
ート酸化膜３を設ける。次に、ゲート酸化膜３の上に、
CVD（Chemical Vapor Deposition）法により多結晶シリ
コン膜４を0.3μｍの厚さに堆積し、リン等の不純物を
拡散する。次に、多結晶シリコン膜４の上にホトレジス
ト膜８を塗布してパターニングする。
１の一主面に選択的にフィールド酸化膜２を設けて素子
形成領域を区画し、素子形成領域の表面を熱酸化してゲ
ート酸化膜３を設ける。次に、ゲート酸化膜３の上に、
CVD（Chemical Vapor Deposition）法により多結晶シリ
コン膜４を0.3μｍの厚さに堆積し、リン等の不純物を
拡散する。次に、多結晶シリコン膜４の上にホトレジス
ト膜８を塗布してパターニングする。
次に、第１図（ｂ）に示すように、ホトレジスト膜８
をマスクとしてRIE（Reactive−Ion Ethching）等のプ
ラズマエッチングにより多結晶シリコン膜４をエッチン
グ除去してゲート電極4aを形成する。次に、ホトレジス
ト膜８をマスクとしてリンイオンを加速エネルギー150k
eV,ドーズ量５×1013cm-2の条件でイオンビームを基板
表面の法線方向に対して10゜±３゜に傾けて法線を軸と
して１秒間に１回の速度で回転させながら入射させると
共にシリコン基板を移動させてリンイオン７を基板表面
に導入する。リンイオン７は、投影深さRp（Projected
Range）が0.2μｍ、標準偏差（△Rp）が0.06μｍであっ
て、0.3μｍの厚さのゲート電極のみをマスクにした場
合は、MOSFETのチャネル部分におよそ５×1012cm-2のリ
ンが到達ししきい値を大幅に変化させることになるが、
当実施例に於ては厚さ0.5μｍのホトレジスト膜８がゲ
ート電極とともにマスクの働きをして、MOSFETの特性を
変動させる程のリン原子が通過することはない。また、
法線に対して斜めに回転しながらイオンを注入すること
によって、ホトレジスト膜の影によって起こる左右の非
対称を防止できるのみでなく、より一層ゲート電極下部
方向へリンを拡散させることができ、ひいてはソース・
ドレイン間のパンチスルー抑制効果を発揮する。
をマスクとしてRIE（Reactive−Ion Ethching）等のプ
ラズマエッチングにより多結晶シリコン膜４をエッチン
グ除去してゲート電極4aを形成する。次に、ホトレジス
ト膜８をマスクとしてリンイオンを加速エネルギー150k
eV,ドーズ量５×1013cm-2の条件でイオンビームを基板
表面の法線方向に対して10゜±３゜に傾けて法線を軸と
して１秒間に１回の速度で回転させながら入射させると
共にシリコン基板を移動させてリンイオン７を基板表面
に導入する。リンイオン７は、投影深さRp（Projected
Range）が0.2μｍ、標準偏差（△Rp）が0.06μｍであっ
て、0.3μｍの厚さのゲート電極のみをマスクにした場
合は、MOSFETのチャネル部分におよそ５×1012cm-2のリ
ンが到達ししきい値を大幅に変化させることになるが、
当実施例に於ては厚さ0.5μｍのホトレジスト膜８がゲ
ート電極とともにマスクの働きをして、MOSFETの特性を
変動させる程のリン原子が通過することはない。また、
法線に対して斜めに回転しながらイオンを注入すること
によって、ホトレジスト膜の影によって起こる左右の非
対称を防止できるのみでなく、より一層ゲート電極下部
方向へリンを拡散させることができ、ひいてはソース・
ドレイン間のパンチスルー抑制効果を発揮する。
次に、第１図（ｃ）に示すように、ホトレジスト膜８
を除去した後、酸化シリコン膜を全面に堆積してエッチ
バックし、ゲート電極4aの側面にのみ側壁部６を形成
し、ゲート電極4a及び側壁部６をマスクとして素子形成
領域にホウ素イオン９をイオン注入する。
を除去した後、酸化シリコン膜を全面に堆積してエッチ
バックし、ゲート電極4aの側面にのみ側壁部６を形成
し、ゲート電極4a及び側壁部６をマスクとして素子形成
領域にホウ素イオン９をイオン注入する。
次に、第１図（ｄ）に示すように、高温アニールを行
いイオン注入層を活性化してソース・ドレイン領域のp+
型拡散層10が形成される。ホウ素は拡散係数が大きいの
で拡散領域が大きく拡がって深く押し込まれる。前工程
で注入されたリンは、ホウ素と比較して濃度が２桁小さ
いのでホウ素が注入されたところは補償されてp+型拡散
層10になるが、ゲート電極4a直下のチャネル領域側では
側壁部６をマスクとする位置のずれがあるため補償され
ずに残り、高濃度のn+n型拡散層15を形成して深部に於
けるソース・ドレイン間のパンチスルー耐圧を向上させ
る。
いイオン注入層を活性化してソース・ドレイン領域のp+
型拡散層10が形成される。ホウ素は拡散係数が大きいの
で拡散領域が大きく拡がって深く押し込まれる。前工程
で注入されたリンは、ホウ素と比較して濃度が２桁小さ
いのでホウ素が注入されたところは補償されてp+型拡散
層10になるが、ゲート電極4a直下のチャネル領域側では
側壁部６をマスクとする位置のずれがあるため補償され
ずに残り、高濃度のn+n型拡散層15を形成して深部に於
けるソース・ドレイン間のパンチスルー耐圧を向上させ
る。
第２図（ａ）〜（ｃ）は本発明の第２の実施例を説明
するための工程順に示した半導体チップの断面図であ
る。
するための工程順に示した半導体チップの断面図であ
る。
第２（ａ）に示すように、ｐ型シリコン基板11の一主
面に選択的にチャネル・ストッパ12及びフィールド酸化
膜２を設けて素子形成領域を区画し、素子形成領域の表
面に第１図（ａ），（ｂ）の工程と同様の工程でゲート
酸化膜3,厚さ0.2μｍのゲート電極4,ホトレジスト膜８
をそれぞれ設ける。次に、第１の実施例と同様にホトレ
ジスト膜８をマスクとして基板表面の法線に対して10゜
±３゜傾けたリン・イオン７のビームを回転させながら
入射し、素子形成領域内にリンイオン７を導入する。こ
の工程によって、ゲート電極の端部より中央に向ってリ
ン７が導入される。
面に選択的にチャネル・ストッパ12及びフィールド酸化
膜２を設けて素子形成領域を区画し、素子形成領域の表
面に第１図（ａ），（ｂ）の工程と同様の工程でゲート
酸化膜3,厚さ0.2μｍのゲート電極4,ホトレジスト膜８
をそれぞれ設ける。次に、第１の実施例と同様にホトレ
ジスト膜８をマスクとして基板表面の法線に対して10゜
±３゜傾けたリン・イオン７のビームを回転させながら
入射し、素子形成領域内にリンイオン７を導入する。こ
の工程によって、ゲート電極の端部より中央に向ってリ
ン７が導入される。
次に、第２図（ｂ）に示すように、ホトレジスト膜８
を除去した後、ゲート電極４の側面に側壁部６を0.1μ
ｍの厚さに設け、側壁部６及びゲート電極４をマスクと
してヒ素イオン13を浅くイオン注入する。
を除去した後、ゲート電極４の側面に側壁部６を0.1μ
ｍの厚さに設け、側壁部６及びゲート電極４をマスクと
してヒ素イオン13を浅くイオン注入する。
次に、第２図（ｃ）に示すように、熱処理によってリ
ン及びヒ素注入層を活性化し深いn-型拡散層14と浅いn+
型拡散層15からなるLDD（lightly doped drain）構造の
MOSトランジスタを構成する。
ン及びヒ素注入層を活性化し深いn-型拡散層14と浅いn+
型拡散層15からなるLDD（lightly doped drain）構造の
MOSトランジスタを構成する。
以上説明したように、本発明はゲート電極上にホトレ
ジスト膜を残したまま半導体基板の法線に対して傾斜さ
せ且つ法線を軸として回転するイオンビームにより不純
物をイオン注入することにより、高エネルギーで不純物
を導入しても不純物イオンがゲート電極をつき抜けさせ
ずに不純物をゲート電極端部より内側に入れることがで
きるため、出来上ったMOSFETは （Ａ）空乏層が広がり易い為パンチスルー耐圧を下げて
いる基板深部に、基板と同導電型不純物を上記方法で導
入してプロファイルの頂点がパンチスルーを起こしてい
るところと同じ深さに来る様にし、かつ、ソース・ドレ
イン領域に補償されてしまわないほど離間した構造を持
たせてパンチスルーを起しにくく、従ってより微細なゲ
ート長を実現できるという効果がある。
ジスト膜を残したまま半導体基板の法線に対して傾斜さ
せ且つ法線を軸として回転するイオンビームにより不純
物をイオン注入することにより、高エネルギーで不純物
を導入しても不純物イオンがゲート電極をつき抜けさせ
ずに不純物をゲート電極端部より内側に入れることがで
きるため、出来上ったMOSFETは （Ａ）空乏層が広がり易い為パンチスルー耐圧を下げて
いる基板深部に、基板と同導電型不純物を上記方法で導
入してプロファイルの頂点がパンチスルーを起こしてい
るところと同じ深さに来る様にし、かつ、ソース・ドレ
イン領域に補償されてしまわないほど離間した構造を持
たせてパンチスルーを起しにくく、従ってより微細なゲ
ート長を実現できるという効果がある。
（Ｂ）薄膜化が進む半導体集積回路のLDD型MOSFETに沿
ってゲート下のつきぬけがなく、幅広いn-（又はp-）型
層を形成できる効果がある。
ってゲート下のつきぬけがなく、幅広いn-（又はp-）型
層を形成できる効果がある。
ここで、（Ａ）の効果については、実験結果を第４図
に示す。ｐチャネル型のMOSFETに於いては、パンチスル
ー耐圧として最小電圧を維持するための最小ゲート電極
長は、不純物（ｎ型）の注入エネルギーが特定の値のと
ころで、最小となる。一方ｎチャネル型の場合は単調に
増大していくが、変化は小さい。
に示す。ｐチャネル型のMOSFETに於いては、パンチスル
ー耐圧として最小電圧を維持するための最小ゲート電極
長は、不純物（ｎ型）の注入エネルギーが特定の値のと
ころで、最小となる。一方ｎチャネル型の場合は単調に
増大していくが、変化は小さい。
第１図（ａ）〜（ｄ）及び第２図（ａ）〜（ｃ）は、本
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図は従来の半導体装
置の一例を示す断面図、第４図は本発明のリンイオン注
入エネルギーと最小ゲート長の関係を示す図である。 １……ｎ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……ソース・
ドレイン領域、６……側壁部、７……リンイオン、８…
…ホトレジスト膜、９……ホウ素イオン、10……p+型拡
散層、11……ｐ型シリコン基板、12……チャネルストッ
パ、14……ヒ素イオン、14……n-型拡散層、15……n+型
拡散層、16……リンイオン注入層。
発明の第１及び第２の実施例を説明するための工程順に
示した半導体チップの断面図、第３図は従来の半導体装
置の一例を示す断面図、第４図は本発明のリンイオン注
入エネルギーと最小ゲート長の関係を示す図である。 １……ｎ型シリコン基板、２……フィールド酸化膜、３
……ゲート酸化膜、４……ゲート電極、５……ソース・
ドレイン領域、６……側壁部、７……リンイオン、８…
…ホトレジスト膜、９……ホウ素イオン、10……p+型拡
散層、11……ｐ型シリコン基板、12……チャネルストッ
パ、14……ヒ素イオン、14……n-型拡散層、15……n+型
拡散層、16……リンイオン注入層。
Claims (1)
- 【請求項１】一導電型半導体基板の一主面に選択的にフ
ィールド絶縁膜を設けて素子形成領域を区画し前記素子
形成領域の表面にゲート絶縁膜を形成する工程と、前記
ゲート絶縁膜を含む表面に導体層を堆積し前記導体層上
にパターニングしたホトレジスト膜を形成する工程と、
前記ホトレジスト膜をマスクとして前記導体層をエッチ
ングしゲート電極を形成する工程と、前記ホトレジスト
膜及び前記フィールド絶縁膜をマスクとして前記半導体
基板の法線方向に対して傾斜させ且つ前記法線を軸とし
て回転させたイオンビームにより不純物をイオン注入し
て前記素子形成領域内に一導電型又は逆導電型のイオン
注入層を設ける工程と、前記ゲート電極の側面にのみ絶
縁膜の側壁部を設け前記側壁部及び前記ゲート電極並び
に前記フィールド絶縁膜をマスクとして前記素子形成領
域内に逆導電型の不純物イオンをイオン注入する工程を
含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP509790A JP2830267B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP509790A JP2830267B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03209836A JPH03209836A (ja) | 1991-09-12 |
| JP2830267B2 true JP2830267B2 (ja) | 1998-12-02 |
Family
ID=11601879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP509790A Expired - Lifetime JP2830267B2 (ja) | 1990-01-12 | 1990-01-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830267B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004114412A1 (ja) * | 2003-06-19 | 2004-12-29 | Sharp Kabushiki Kaisha | 半導体装置及びその製造方法 |
-
1990
- 1990-01-12 JP JP509790A patent/JP2830267B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03209836A (ja) | 1991-09-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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