KR930005508B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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KR930005508B1
KR930005508B1 KR1019900008735A KR900008735A KR930005508B1 KR 930005508 B1 KR930005508 B1 KR 930005508B1 KR 1019900008735 A KR1019900008735 A KR 1019900008735A KR 900008735 A KR900008735 A KR 900008735A KR 930005508 B1 KR930005508 B1 KR 930005508B1
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conductive type
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KR1019900008735A
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미노루 다구치
Original Assignee
가부시키가이샤 도시바
아오이 죠이치
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
    • H01L21/76218—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers introducing both types of electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers, e.g. for isolation of complementary doped regions

Abstract

내용 없음.

Description

반도체장치 및 그 제조방법
제1a도 내지 제1f도는 본 발명의 제1실시예에 따른 반도체 장치를 제조공정순으로 나타낸 단면도.
제2도는 제1b도에 나타낸 Y1-Y2선으로 잘랐을 때의 불순물농도 프로파일도
제3a도 내지 제3c도는 본 발명의 제2실시예에 따른 반도체 장치를 제조공정순으로 나타낸 단면도.
제4a도 내지 제4c도는 본 발명의 제3실시예에 따른 반도체 장치를 제조공정순으로 나타낸 단면도.
제5a도 내지 제5c도는 본 발명의 제4실시예에 따른 반도체 장치를 제조공정순으로 나타낸 단면도.
제6a도 내지 제6c도는 본 발명의 제5실시예에 따른 반도체 장치를 제조공정순으로 나타낸 단면도.
제7도는 종래의 반도체장치의 제조공정중의 한 단면도.
제8도는 제7도에 나타낸 Y5-Y6선으로 잘랐을 때의 불순물농도 프로파일도.
제9도는 제7도에 나타낸 Y3-Y4선으로 잘랐을 때의 불순물농도 프로파일도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : P형 반도체기판 2 : N+형 매립층
3 : P형 에피택셜층 4 : N형 웰영역
5 : N+형 영역 6 : 열산화막
7 : 질화막 8 : 포토레지스트
9,10 : P-형 반전방지층 11 : 필드산화막
12 : 게이트산화막 13 : 게이트
14 : 열산화막 15 : P-형 내부베이스영역
16 : N+형 소오스/드레인영역 17 : N+형 에미터영역
18 : P+형 소오스/드레인영역 19 : P+형 외부베이스영역
20 : 층간절연막 21 : 배선
31 : P형 반도체기판 32 : N+형 매립층
33 : N형 에피택셜층 34 : P형 웰영역
35 : N+형 영역 36 : 열산화막
37 : 질화막 38 : 포토레지스트
39,40 : N-형 반전방지층 41,42 : P-형 반전방지층
43 : 필드산화막 44 : 게이트산화막
45 : 게이트 46 : P-형 내부베이스영역
47 : N+형 소오스/드레인영역 48 : N+형 에미터영역
49 : P+형 소오스/드레인영역 50 : P+형 외부베이스영역
51 : 충간절연막 52 : 배선
61 : P형 반도체기판 62 : P형 웰영역
63 : 열산화막 64 : 질화막
65 : 포토레지스트 66,67 : P-형 반전방지층
68 : 필드산화막 69 : 게이트산화막
70 : 게이트 71 : N+형 소오스/드레인 영역
72 : P+형 소오스/드레인영역 73 : 층간절연막
74 : 배선 81 : N형 반도체기판
82 : P형 웰영역 83 : 열산화막
84 : 질화막 85 : 포토레지스트
86,87 : N-형 반전방지층 88,89 : P-형 반전방지층
90 : 필드절연막 91 : 게이트산화막
92 : 게이트 93 : N+형 소오스/드레인영역
94 : P+형 소오스/드레인영역 95 : 층간절연막
96 : 배선 101 : N형 반도체기판
102 : P형 웰영역 103 : N형 웰영역
104 : 열산화막 105 : 질화막
106 : 포토레지스트 107,108 : N-형 반전방지층
109,110 : P-형 반전방지층 111 : 필드절연막
112 : 게이트산화막 113 : 게이트
114 : N+형 소오스/드레인 영역 115 : P+형 소오스/드레인영역
116 : 층간절연막 117 : 배선
121 : P형 반도체기판 122 : N+매립층
123 : P+형 매립층 124 : N형 에피텍셜층
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 CMOS형 또는 Bi-CMOS형 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래, n채널형 MOSFET와 p채널형 MOSFET를 동일칩상에 형성하는 CMOS형 반도체장치가 잘 알려져 있다. 또한 이 CMOS형 반도체장치에 바이폴라트랜지스터를 부가한 Bi-CMOS형 반도체장치도 알려져 있다.
그런데 근년 LSI제작기술의 진보가 현저하고, 그중에서도 특히 산화, 확산, 에칭, 노광기술등의 단위기술이 각각 단계별로 진보되고 있다. 이에 따라 1소자당 칩상의 점유면적도 작아져서 LSI의 고집적화 및 동작의 고속화등이 추진되고 있으며, 상기 CMOS형 반도체장치 및 Bi-CMOS형 반도체 장치에 있어서도 소자의 미세화가 추진되고 있다.
이와같이 소자가 미세화됨에 따라 반도체장치에서는, 예컨대 절연막의 막구조 또는 기판중의 불순물농도 프로파일등을 대폭적으로 변환시켜 누설전류등의 발생을 억제하는 등 신뢰성의 확보에 대응해 오고 있다.
그러나 근년에는 소자의 미세화의 속도에 장치의 신뢰성이 따라가지 못하고 있다. 특히 기생 pnpn구조에 의해 래치업현상[latch up(다이리스터동작)]이나 필드산화막 바로 아래의 반도체층의 반전, 이른바 필드반전 현상등이 주목되고 있다. 예컨대 제7도에 나타낸 것과 같은 VG(Vapour Growth)웨이퍼를 이용하여 미세소자 구조를 갖는, 예컨대 CMOS형 또는 Bi-CMOS형 반도체장치를 제조한다고 하면, 특히 기생 pnpn구조에 의한 래치업현상(다이리스터동작)등의 문제가 현저하게 나타난다.
이하, 제7도에 나타낸 VG웨이퍼 및 그 문제점에 대해 설명한다.
제7도에 나타낸 바와 같이 P형 반도체기판(121)상에는 N+형 매립층(N+B.L. ; 122)및 P+형 매립층(N+B.L. ; 123)이 형성되어 있다. 또한 이들 상부에 N형 에피택셜층(124)이 형성되어 있다.
이와같은 VG웨이퍼의 제조방법으로서는 P형 반도체기판(121)상에 산화막 또는 포토레지스트등을 마스크재료로 이용하여 선택적으로, 예컨대 N형 불순물인 안티몬(Sb)을 기상확산시켜 N-형 매립층(122)을 형성한다. 이어서 마찬가지로 산화막 또는 포토레지스트등을 마스크재료로 이용하여 선택적으로, 예컨대 P형 불순물인 보론(B)을 기상확산시켜 P+형 매립층(123)을 형성한다. 이어서 전면에 CVD법에 의해 통상 1100∼1250℃의 온도범위의 고온에서 N형 에피택셜층(124)을 형성한다. 그런데 이때 확산계수가 높은 보론이 상기 N형 에피택셜층(124)내로 필요이상으로 확산되어 P+형 매립층(123)의 불순물농도프로파일이 느슨해져 버린다. 제9도에 이 상태를 나타내는 불순물농도 프로파일을 도시하였다. 제9도는 제7도중의 Y3-Y4선으로 잘랐을 때의 단면의 불순물농도 프로파일이다. 이것과 비교하기 위해 제7도중의 Y5-Y6선으로 잘랐을 때의 단면의 불순물농도 프로파일을 제8도에 나타내었다. 도면에서도 알 수 있듯이 분명히 P+형 매립층(123)의 불순물농도는 N형 에피택셜층(124)을 성장시킴에 따라 감소하고 있다. P+형 매립층(123)의 불순물농도가 낮아진다는 것은 이것에 인접하여 형성되어 있는 N+형 매립층(122)과 N+형 매립층(122)을 절연시키는 능력이 저하되는 것을 의미한다. 즉, 래치업이 발생하기 쉬운 상태로 되어 있다는 것이다. 이것을 해결하기 위해서는 P+형 매립층(123)의 농도가 엷어지는 것을 고려하여 이 P+형 매립층(123)의 불순물농도를 미리 높게 설정해 놓는 것을 생각할 수 있다. 그러나 이렇게 하면 보론의 확산량이 그전에 증가하며, 보론의 확산량이 증가하면 이후, N형 에피택셜층(124)내에 형성되는 능동소자에 악영향을 미치게 된다. 예컨대 MOSFET에서는 문턱값의 변동, 또 바이폴라트랜지스터에서는 내압의 저하 또는 초기전압(Early 電壓)의 열화등이 발생하게 된다.
이와 같은 현상은 상기와 같이 N형 에피택셜층을 형성했을 경우 뿐만 아니라 P형 에피택셜층을 형성했을 경우에도 발생한다.
또한 확산계수가 높은 보론의 에피택셜층내로의 확산은 상기 에피택셜층 형성시 뿐 아니라 도시하지 않은 에피택셜층내로 웰영역을 형성할 때의 열공정(통상 1100∼1250℃)에서도 발생하여 한층 상기 문제를 심각하게 하고 있다.
[발명의 목적]
본 발명은 상기한 문제점을 해결하기 위해 발명된 것으로, 특히 미세소자구조를 갖는 Bi-CMOS형 또는 CMOS형과 같은 반도체장치에 있어서, 능동소자의 각종 특성이 변동하는 일이 없고, 반전장치층에 높은 불순물농도를 확보하여 래치업현상이나 필드반전현상을 억제함으로써 기생소자의 동작에 대한 마진을 향상시킬 수 있는 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
본 발명에 따른 제1반도체장치에 의하면, 제1도전형의 반도체기판과, 이 반도체기판내에 형성된 제2도전형의 웰영역, 상기 반도체기판의 표면영역에 형성된 필드절연막, 이 필드절연막의 바로 아래에 형성되며 적어도 2개소에 불순물농도의 피크를 갖는 제1도전형의 반전방지층, 상기 필드절연막에 의해 분리된 상기 반도체기판내 및 상기 웰영역내에 형성된 능동소자가 구비된 것을 특징으로 한다.
또한 이 제1반도체장치의 제조방법은, 제1도전형의 반도체 기판내에 제2도전형의 웰영역을 형성하는 공정과, 필드절연막 형성예정영역에 대하여 반전방지용의 제1도전형 불순물을 적어도 2회 각각 주입되는 깊이를 바꾸어 이온주입하는 공정, 상기 반도체기판의 표면영역에 필드절연막을 형성하는 공정, 이 필드절연막에 의해 분리된 상기 반도체기판내 및 웰영역내에 능동소자를 형성하는 공정이 구비된 것을 특징으로 한다.
본 발명에 따른 제2반도체장치에 의하면, 제1도전형의 반도체기판과, 이 반도체기판내에 형성된 제2도전형의 영역, 상기 반도체기판의 표면영역에 형성된 필드절연막, 이 필드절연막의 바로 아래에 형성되며 적어도 2개소에 불순물농도의 피크를 갖는 제1도전형의 반전방지층 및 제2도전형의 반전방지층, 상기 필드절연막에 의해 분리된 상기 제1도전형인 영역내 및 제2도전형인 영역내에 형성된 능동소자가 구비된 것을 특징으로 한다.
또한 이 제2반도체장치의 제조방법은, 제1도전형의 반도체 기판내에 제2도전형의 영역을 형성하는 공정과, 필드절연막형성 예정영역에 대하여 반전방지용의 제1도전형 및 제2도전형의 불순물을 각각 적어도 2회씩 주입되는 깊이를 변화시켜 이온주입하는 공정, 상기 반도체기판의 표면영역에 필드절연막을 형성하는 공정, 이 필드절연막에 의해 분리된 상기 반도체기판내 및 제2도전형의 영역내에 능동소자를 형성하는 공정이 구비된 것을 특징으로 한다.
본 발명에 따른 제3반도체장치에 의하면, 제1도전형의 반도체기판과, 이 반도체기판표면영역의 적어도 2개소에 형성된 제2도전형의 매립층, 이들 매립층의 상부에 형성된 제1도전형의 에피택셜층, 이 에피택셜층내에 상기 각 매립층에 도달되도록 형성된 적어도 2개의 제2도전형의 웰영역, 상기 1개의 웰영역내에 상기 매립층에 도달되도록 형성된 제2도전형의 고농도 불순물영역, 상기 각 웰영역상호간의 기판표면영역에 형성된 필드절연막, 이 필드절연막의 바로 아래에 형성되며 적어도 2개소에 불순물농도의 피크를 갖는 제1도전형의 반전방지층, 상기 제1도전형의 에피택셜층내 및 각 웰영역내에 각각 형성된 능동소자가 구비된 것을 특징으로 한다.
또한 이 제3반도체장치의 제조방법은, 제1도전형의 반도체기판의 표면영역의 적어도 2개소에 제2도전형의 매립층을 형성하는 공정과, 이들 매립층의 상부에 제1도전형의 에피택셜층을 형성하는 공정, 이 에피택셜층내에 상기 각 매립층에 도달되도록 적어도 2개의 제2도전형의 웰영역을 형성하는 공정, 상기 1개의 웰영역내에 상기 매립층에 도달되도록 제2도전형의 고농도불순물영역을 형성하는 공정, 필드절연막 형성예정영역에 대하여 반전방지용의 제1도전형의 불순물을 적어도 2회 각각 주입되는 깊이를 변화시켜 이온주입하는 공정, 상기 에피택셜층의 표면영역에 필드절연막을 형성하는 공정, 상기 에피택셜층내 및 각 웰영역내에 능동소자를 형성하는 공정이 구비된 것을 특징으로 한다.
본 발명에 따른 제4반도체장치에 의하면, 제1도전형의 반도체기판과, 이 반도체기판표면영역의 적어도 2개소에 형성된 제2도전형의 매립층, 이들 매립층의 상부에 형성된 제2도전형의 에피택셜층, 이 에피택셜층내에 상기 반도체기판에 도달되도록 형성된 적어도 1개의 제1도전형의 웰영역, 상기 에피택셜층내에 상기 1개의 매립층에 도달되록 형성된 제2도전형의 고농도불순물영역, 상기 에피택셜층의 표면영역에 형성된 필드절연막, 이 필드절연막의 바로 아래에 형성되며 적어도 2개소에 불순물농도의 피크를 갖는 제1도전형의 반전방지층 및 제2도전형의 반전방지층, 상기 에피택셜층내 및 웰영역내에 형성된 능동소자가 구비된 것을 특징으로 한다.
또한 이 제4반도체장치의 제조방법은, 제1도전형의 반도체 기판표면영역의 적어도 2개소에 제2도전형의 매립층을 형성하는 공정과, 이들 각 매립층의 상부에 제2도전형의 에피택셜층을 형성하는 공정, 이 에피택셜층내에 상기 반도체기판에 도달되도록 적어도 1개의 제1도전형의 웰영역을 형성하는 공정, 상기 에피택셜층내에 상기 2개의 매립층중의 1개에 도달되도록 제2도전형의 고농도불순물영역을 형성하는 공정, 필드절연막 형성예정영역에 대하여 반전방지용의 제1도전형 및 제2도절형의 불순물을 각각 2회씩 주입되는 깊이를 변화시켜 이온주입하는 공정, 상기 에피택셜층의 표면영역에 필드절연막을 형성하는 공정, 상기 에피택셜층내 및 웰영역내에 능동소자를 형성하는 공정이 구비된 것을 특징으로 한다.
[작용]
상기와 같은 반도체장치에 있어서는, 필드절연막 바로 아래의 제1도전형의 반전방지층에 적어도 2개의 불순물농도피크를 갖도록 함으로써, 예컨대 반도체장치의 주표면근방에 불순물농도의 피크를 갖는 반전방지층에 의해 필드반전현상을 억제할 수 있다. 또한 제2도전형의 매립층근방 또는 상기 장치의 주표면에서 볼때 깊은 위치에 불순물농도의 피크를 갖는 반전방지층에 의해 래치업현상을 억제할 수 있다.
또한 그 제조방법에 있어서는, 제1 또는 제2도전형의 에피택셜층 형성후에 반전방지층형성용의 불순물을 주입되는 깊이를 각각 변화시켜 적어도 2회 이온주입함으로써 반전방지층을 형성함에 의해, 예컨대 에피택셜층형성 또는 웰영역형성등의 고온열처리공정의 열에 의한 반전방지층의 불순물의 확산이 일어나지 않게 된다. 따라서 반전방지층의 불순물농도가 확산이 일어나지 않게 된다. 따라서 반전장치층의 불순물농도가 저하하는 일이 없고, 이것에 인접하여 형성되어 있는 반대도전형의 영역끼리를 절연시키는 능력을 충분히 확보할 수 있다. 더욱 이후에 형성되는 능동소자에 있어서는 소자의 각종 특성의 변동이 적어진다.
[실시예]
이하, 본 발명의 실시예에 따른 반도체장치 및 그 제조방법에 대해 도면을 참조하여 상세히 설명한다.
제1a도 내지 제1f도는 본 발명의 제1실시예에 따른 반도체장치를 제조공정순으로 나타낸 단면도이다.
우선, 제1a도에 나타낸 바와 같이, 예컨대 비저항 20Ωㆍcm정도, 면방위(100)의 P형 반도체기판(1) 표면의 소정영역에 대하여 종래와 같은 방법으로, 예컨대 N형 불순물인 안티몬(Sb)을 기상확산시켜 비저항 15Ωㆍcm정도의 고농도 N+형 매립층(N+B.L ; 2)을 선택적으로 형성한다. 이어서 N+형 매립층(2)이 형성된 P형 반도체기판(1)상에, 예컨대 CVD법에 의해 비저항 4Ωㆍcm정도의 P형 에피택셜층(3)을 두께 2μm정도 형성한다. 이어서, 예컨대 N형 불순물인 인(P)을 이 P형 에피택셜층(3)내의 소정의 장소에 대해 선택적으로 이온주입하고, 예컨대 온도 1100℃에서 상기 N+형 매립층(2)에 도달되도록 열확산시켜 N형 웰영역(4)을 형성한다. 또한 N형 불순물인 인을 N형 웰영역사이의 소정의 위치에 대하여 선택적으로 이온주입하고, 예컨대 온도 1100℃에서 상기 N+형 매립층(2)에 도달되도록 열확산시킴으로써 바이폴라트랜지스터의 콜렉터인출영역이 되는 고농도 N+형 영역(5)을 형성한다.
이때, 제1a도에 나타낸 바와 같이 종래에는 형성되어 있던 반전방지층으로서의 효과를 갖는 P형 매립층은 형성되어 있지 않다.(이것은 제5도에 P+형 매립층(83)으로서 도시되어 있다.)
다음에, 제1b도에 나타낸 바와 같이 전면에, 예컨대 온도 950℃에서의 열산화법에 의해 두께 1000Å 정도의 열산화막(6)을 형성하고, 이어서 전면에, 예컨대 LPCVD법에 의해 두께 3000Å정도의 질화막(7)을 형성한다.다음에 이 질화막(7)을, 예컨대 도시하지 않은 포토레지스트를 이용한 사진식각법에 의해 소정의 필드산화막형성패턴으로 패터닝한다. 이어서 전면에 포토레지스트(8)를 도포하고 사진식각법에 의해 필드산화막 바로아래에 형성되는 반전방지층패턴으로 패터닝한다. 이어서 이 포토레지스트(8)를 마스크로해서, 예컨대 P형 불순물인 보론(B)을 가속전압 50KeV, 도우즈량 5×1013cm-2및 가속전압 1.5MeV, 도우즈량 1×1014cm-2의 조건으로 도합 2회의 이온주입을 행한다. 그리고 각기 다른 깊이의 위치에 P-형 반전방지층(9 및 10)(P-(a), P-(b))을 형성한다. 여기에서 반도체장치의 주표면에서 볼 때 깊은 위치에 형성된 P-형 반전방지층(10)의 불순물 농도의 피크는, 예컨대 P형 반도체기판(1)과 P형 에피택셜층(3)의 경계근방을 설정되도록 한다. 이와 같이 불순물농도의 피크부분을 상기 경계근방에 설정함으로써 P형 반도체기판(1)에 걸친 영역에서 P형 에피택셜층(3)에 걸친 영역에 이르기까지 반전방지층이 되기에 충분한 불순물농도를 확보할 수 있게 된다. 또한 상기 경계부근에는 N+형 매립층(2)이 존재하고 있어 경계근방에 있어서의 P-형 반전방지층(10)의 불순물농도를 국부적으로 높게 함으로써 N+형 매립층(2)끼리의 펀치쓰루우방지효과가 더욱 향상된다. 이 상태를 보다 상세히 설명하기 위해 제1b도 중의 Y1-Y2선으로 잘랐을때의 불순물농도 프로파일도를 제2도에 나타내었다. 제2도에 나타낸 바와 같이 장치의 주표면 근방에 형성된 P-형 반전방지층(9)의 불순물농도의 피크지점에서는 불순물농도가 ∼1017cm-3정도이다. 한편, P-형 반전방지층(10)의 불순물농도의 피크지점에서는 불순물농도가 ∼1018cm-3정도이고, 또한 이 피크지점은 P형 반도체기판(1)과 P형 에피택셜층(3)의 경계에 설정되어 있다. 또 이 P-형 반전방지층(10)의 형성은, 예컨대 P+형 매립층(2)에 인접되도록 형성한다. 한편, P-형 반전방지층(9)은, 예컨대 N형 웰영역(4)에 인접되도록 하여 형성한다.
한편, 상기 이온주입시의 마스크재료로서 내이온주입성이 우수한 포토레지스트(8)를 이용하고 있으나, 예컨대 플라즈마 산화막등의 절연막을 약 3μm정도 형성하여 이것을 마스크재료로 사용해도 상기 포토레지스트(8)와 같은 이온차단효과를 갖도록 할 수 있다.
다음에 제1c도에 나타낸 바와 같이 상기 포토레지스트(8)를 박리시킨 후, 예컨대 상기 질화막(7)을 내산화 마스크로 해서 열산화를 실시하여 두께 8000Å 정도의 소자분리영역이 되는 필드산화막(11)을 형성한다.
다음에 제1d도에 나타낸 바와 같이 상기 필드산화막(11)에 의해 분리된 소자영역표면에 온도 950℃, HCl+O2혼합분위기중에서 두께 250Å 정도의 게이트산화막(12)을 형성한다. 이어서, 예컨대 P형 불순물인 보론을 바이폴라트랜지스터의 P-형 내부베이스형성영역(제1d도에는 도시하지 않고 제1e도에는 참조부호 15로서 도시하였다.) 및 N채널형, P채널형 MOSFET의 문턱치제어용으로서 선택적으로 이온주입한다. 이어서 전면에, 예컨대 LPCVD법에 의해 폴리실리콘층을 두께 4000Å 정도 형성한다. 다음에 이 폴리실리콘층을, 예컨대 온도 950℃, POCl3분위기중에서 처리하여 도체화(n+형화) 한다. 또한 이 폴리실리콘층을 도시하지 않은 포토레지스트를 이용한 사진식각법 및 RIE법에 의해 소정의 MOSFET의 게이트형태로 패터닝하여 MOSFET의 게이트(13)를 형성한다.
다음에 제1e도에 나타낸 바와 같이, 예컨대 NH4F에 의한 습식에칭에 의해 상기 폴리실리콘층에 의한 게이트(13)를 마스크로 해서 상기 게이트산화막(12)을 선택적으로 제거하여 소자영역표면을 일단 노출시킨다. 이어서 열산화막법에 의해 상기 노출된 소자영역표면에 새롭게 산화막(14)을 형성한다. 이때, 폴리실리콘으로 이루어진 게이트(13)의 표면도 산화된다.
다음에 상기 N형 웰영역(4) 및 P형 에피택셜층(3)에 대하여 N형의 불순물, 예컨대 비소를 선택적으로 이온주입하여 바이폴라트랜지스터의 N+형 에미터영역(15) 및 N채널형 MOSFET의 N+형 소오스/드레인영역(16)을 각각 형성한다. 이어서 N형 웰영역(4)에 대하여 P형의 불순물, 예컨대 보론을 선택적으로 이온주입하여 P채널형 MOSFET의 P+형 소오스/드레인영역(18) 및 바이폴라트랜지스터의 P+형 외부베이스영역(19)을 각각 형성한다.
다음에 제1f도에 나타낸 바와 같이, 예컨대 LPCVD법에 의해 전면에 CVD산화막과 BPSG막으로 이루어진 2층구조의 층간절연막(20)을 형성한다. 이어서, 예컨대 온도 950℃, POCl3분위기중에서 열처리하여 상기 P-형 내부베이스영역(15), N+형소오스/드레인영역(16), N+형 에미터영역(17), P+형 소오스/드레인영역(18) 및 P+형 외부베이스영역(19)을 활성화시킨다. 이때, 바이폴라트랜지스터에서는 원하는 특성, 예컨대 전류증폭율(hfe)등이 실현된다. 이어서 도시하지 않은 포토레지스트를 이용한 사진식각법 및 RIE법에 의해 층간절연막(20)에 대하여 접속구멍을 선택적으로 개공한다. 이어서, 예컨대 스퍼터법에 의해 상기 접속구멍내도 포함하여 전면에 알루미늄층(21)을 형성한 후, 이 알루미늄층(21)을, 예컨대 도시하지 않은 포토레지스트를 이용한 사진식각법에 의해 소정의 배선형태로 패터닝한다.
다음에, 예컨대 온도 450℃에서 포밍가스신터처리(Forminggas sinter 處理)를 실시하여 장치내의 모든 소자의 특성을 안정화시킴으로써 본 발명의 제1실시예의 다른 Bi-CMOS형 반도체장치가 제조된다.
이와 같은 제1실시예에 따른 반도체장치에 의하면, 필드산화막(11) 바로 아래에 존재하는 P-형 반전방지층(9 및 10)의 불순물농도가 상술한 바와 같이 각각 ∼1017cm-3, ∼1018cm-3정도로 되어 있다. 이와 같이 P-형 반전방지층(9 및 10)에는 충분히 높은 불순물농도가 확보되어 있고, 반전내성이 강화되어 있다. 따라서, 예컨대 N+형 매립층(2)에 인접하여 존재하고 있는 P-형 반전방지층(10)에서는 래치업현상을 억제할 수 있다. 또 장치의 주표면근방에 존재하고 있는 P-형 반전방지층(9)에서는 필드반전현상을 억제할 수 있다. 더욱이 이들 P-형 반전방지층(9 및 10)의 반전내성이 강화되어 있기 때문에 상기 래치업현상이나 필드반전현상등의 기생소자동작에 대한 마진이 종래의 CMOS형 또는 Bi-CMOS형 반도체장치에 비하여 향상된다.
한편, 상기 제1실시예에서는, P-형 반전방지층(9)의 불순물농도는 ∼1017cm-3, P-형 반전방지층(10)의 불순물 농도는 ∼1018cm-3정도로 설정되어 있으나, 각각 이들값 이상으로 불순물농도를 높이는 것도 가능하다.
또한, 상기 제1실시예에 따른 반도체장치에서는 반전방지층의 불순물농도의 피크수를 2개로 하였으나, 이것에 한정되지 않고 2개이상으로 해서 상관없다.
한편, 제1실시예에 따른 반도체장치의 제조방법에 의하면, P형 에피택셜층(3) 형성한후 반전방지층을 형성할 영역에 대해 적어도 2회의 반전방지층형성용 불순물의 이온주입을 각각 주입되는 깊이를 변화시켜 행한다. 이렇게 함으로써 확산계수가 높은 보론의 이온주입에 의한 P-형 반전방지층(9 및 10)을 불순물농도 프로파일이 느슨해지는 일없이 원하는 불순물농도 프로파일로 정도(精度)좋게 맞추어 형성할 수 있다. 또, P형 에피택셜층(3) 및 N형 웰영역(4) 형성후에 P-형 반전방지층(9 및 10)이 형성되므로 반전방지층형성용의 P형 불순물, 예컨대 보론이 P형 에피택셜층(3) 내로 확산되는 양은 적다. 따라서 P형 에피택셜층(3)내에 미세한 소자구조를 갖는 능동소자를 형성한다고 해도 각종 특성의 변동이 적고, 동작이 안정된 신뢰성 높은 능동소자를 형성할 수 있다.
또한, 상기 제1실시예에 따른 반도체장치의 제조방법에서는 반전방지층형성용 불순물의 이온주입의 횟수를 2회로 하였으나, 이것에 한정되지 않고 2회이상이어도 상관없다.
다음에 제3a도 내지 제3c도를 참조하여 본 발명의 제2실시예에 따른 반도체장치 및 그 제조방법을 설명한다.
우선, 제3a도에 나타낸 바와 같이, 예컨대 P형 반도체기판(31) 표면의 소정의 영역에 대하여 상기 제1실시예와 마찬가지로, 예컨대 N형 불순물인 안티몬을 기상확산시켜 고농도 N+형 매립층(N+B.L ; 32)을 선택적으로 형성한다. 이어서 이 N+형 매립층(32)이 형성된 P형 반도체기판상에, 예컨대 CVD법에 의해 N형 에피택셜층(33)을 형성한다. 이어서, 예컨대 N형 불순물인 인을 이 N형 에택셜층(33)내의 소정의 장소에 대해 선택적으로 이온주입한다. 그리고 상기 N+형 매립층(32)에 도달되도록 제1실시예와 마찬가지로 열확산시켜 바이폴라트래지스터의 콜렉터인출영역이 되는 고농도 N+형 영역(35)을 형성한다. 이어서, 예컨대 P형 불순물인 보론을 이 N형 에피택셜층(33)내의 소정의 장소에 대하여 선택적으로 이온주입해서 상기 P형 반도체기판(31)에 도달되도록 열확산시켜 P형 웰영역(34)을 형성한다.
다음에 제3b도에 나타낸 바와 같이 제1실시예와 마찬가지로 전면에, 예컨대 열산화법에 의해 열산화막(36)을 형성한 후, 이어서 예컨대, LPCVD법에 의해 질화막(37)을 형성한다. 다음에 이 질화막(37)을 도시하지 않은 포토레지스트를 이용한 사진식각법에 의해 소정의 필드산화막형성패턴으로 패터닝한다. 이어서 전면에 포토레지스트(도시되지 않음)를 도포하고 사진식각법에 의해 필드산화막 바로 아래에 형성되는 N-형 반전 방지층패턴으로 패터닝한다. 다음에 이 포토레지스트(도시하지 않음)를 마스크로 하여 우선, 예컨대 N형 불순물인 인을 가속전압 90KeV, 도우즈량 5×1013cm-2및 가속전압 1.8MeV, 도우즈량 1×1014cm-2의 조건으로 도합 2회의 이온주입을 행한다. 그리고 각기 다른 깊이의 위치에 N-형 반전방지층(39 및 40)(N-(a), N-(b))을 형성한다. 이어서 상기 도시하지 않은 포토레지스트를 제거하고, 다시 전면에 포토레지스트(38)를 도포하고 사진식각법에 의해 필드산화막 바로 아래에 형성시키기 위한 P-형 반전방지층패턴으로 패터닝한다. 이어서 P-형 반전 방지층패턴이 형성된 포토레지스트(38)를 마스크로 해서, 예컨대 P형 불순물인 브론을 가속전압 50KeV, 도우즈량 5×1013cm-2및 가속전압, 1.5MeV, 도우즈량 1×1014cm-2의 조건으로 도합 2회의 이온주입을 행한다. 그리고 각기 다른 깊이의 위치에 P-형 반전방지층(41 및 42)(P-(a), P-(b))을 형성한다.
또한, 상기 N-형 반전방지층(39 및 40) 형상용 불순물의 이온주입공정과 P-형 반전방지층(41 및 42)형성용 불순물의 이온 주입공정의 순서는 본 실시예의 순서와 반대로 해도 상관없다.
다음에 제3c도에 나타낸 바와 같이 상기 제1실시예와 거의 같은 공정에 의해 소자분리영역으로서의 필드산화막(43)을 형성한다. 이어서 이 필드산화막(43)에 의해 분리된 소자영역의 표면에 소정의 막두께의 MOSFET의 게이트산화막(44)을 형성한다. 이어서, 예컨대 폴리실리콘으로 이루어진 소정의 형태의 MOSFET의 게이트(45)를 형성한다. 다음에 바이폴라트랜지스터의 P-형 내부베이스영역(46), P+형 외부베이스영역(50), N+형 에미터영역(48), N채널용 MOSFET의 N+형 소오스/드레인영역(47) 및 P채널용 MOSFET의 P+형 소오스/드레인 영역(49)을 각각 형성한다. 또한 전면에, 예컨대 CVD 산화막과 BPSG막의 2층구조에 의한 층간절연막(51)을 형성한다. 그리고 이 층간절연막(51)에 대하여 접속구멍을 선택적으로 개공하고, 소정의 예컨대 알루미늄에 의한 배선(52)을 형성한다. 이어서 포밍가스신터처리를 실시해서 장치내의 모든 소자의 특성을 안정화시킴으로써 본 발명의 제2실시예에 따른 Bi-CMOS형 반도체장치가 제조된다.
이와 같은 제2실시예에 따른 반도체장치 및 그 제조방법에 있어서도 제1실시예와 마찬가지로 불순물농도가 충분히 높은 P-형 반전방지층(41 및 42) 및 N-형 반전방지층(39 및 40)에 의해 장치의 래치업현상 및 필드반전 현상을 억제할 수 있어 기생소자의 동작에 대한 마진이 향상된다.
또한, P-형 반전방지층(41 및 42) 을 N형 에피택셜층(33) 및 P형 웰영역(34) 형성후에 2회의 보론이온주입에 의해 형성하고 있기 때문에 제1실시예와 마찬가지로 확산계수가 높은 P형 불순물인 보론에 의한 P-형 반전방지층(41 및 42)을 형성해도 불순물농도 프로파일이 느슨해지는 일없이 원하는 불순물농도 프로파일로 정도(精度)좋게 맞추어 형성할 수 있다. 따라서 상기 N형 에피택셜층(33) 내로 확산되는 보론의 양이 적어서 후에 이 N형 에피택셜층(33) 내에 미세한 구조를 갖는 능동소자를 형성한다 해도 각종 특성의 변동이 적고 동작이 안정된 신뢰성 높은 능동소자를 형성할 수 있다.
또한, 상기 P-형 반전방지층(42)은 제1실시예와 마찬가지로, 예컨대 N+형 매립층(32)에 인접되도록 형성한다.
한편, 이 제2실시예에 따른 반도체장치 및 그 제조방법에서는 P-형 및 N-형 반전방지층(39 내지 42)에 불순물농도의 피크수를 2개로 하였으나, 이것에 한정되지 않고 2개이상이어도 상관없다.
또한, 반전방지층형성용 불순물의 이온주입의 횟수도 2회에 한정되지 않으며 2회이상이어도 관계없다.
다음에 제4a도 내지 제4c도를 참조하여 본 발명의 제3실시예에 따른 반도체장치 및 그 제조방법에 대해 설명한다. 이 제3실시예는 반도체기판상에 에피택셜층을 형성하지 않는 반도체장치에 있어서도 본 발명은 적용시킬 수 있음을 나타낸 예이다.
우선, 제4a도에 나타낸 바와 같이, 예컨대 P형 반도체기판(61)의 소정위치에 대하여 N형 불순물인 인을 선택적으로 이온주입하고 열확산시켜 N형 웰영역(62)을 형성한다.
다음에 제4b도에 나타낸 바와 같이 전면에, 예컨대 열산화법에 의해 열산화막(63)을 형성한다. 이어서 전면에, 예컨대 LPCVD법에 의해 질화막(64)을 형성하고 뒤이어 이 질화막(64)을 도시하지 않은 포토레지스트를 이용한 사진식각법에 의해 소정의 필드산화막형성패턴으로 패터닝한다. 이어서 전면에 포토레지스트(65)를 도포하고 사진식각법에 의해 필드산화막 바로 아래에 형성되는 P-형 반전장지층패턴으로 패터닝한다. 다음에 이 포토레지스트(65)를 마스크로 해서 우선, 예컨대 P형 불순물인 보론을 가속전압 50KeV, 도우즈량 5×1013cm-2및 가속전압 1.5MeV, 도우즈량 1×1014cm-2의 조건으로 도합 2회의 이온주입을 행한다. 그리고 각기 다른 깊이의 위치에 P-형 반전방지층(66 및 67)을 형성한다.
다음에 제4c도에 나타낸 바와 같이 상기 제1 및 제2실시예와 거의 같은 공정에 의해 소자분리영역으로서의 필드산화막(68)을 형성한다. 이어서 이 필드산화막(68)에 의해 분리된 소자영역의 표면에 소정의 막두께의 MOSFET의 게이트산화막(69)을 형성한다. 이어서, 예컨대 폴리실리콘으로 이루어진 소정 형태의 MOSFET의 게이트(70)를 형성한다. 다음에 N채널형 MOSFET의 N+형 소오스/드레인영역(71) 및 P채널형 MOSFET의 P+형 소오스/드레인영역(72)을 각각 형성한다. 이어서 전면에, 예컨대 CVD산화막과 BPSG막의 2층구조에 의한 층간절연막(73)을 형성한다. 이어서 포밍가스신터처리를 실시하여 장치내의 모든 소자의 특성을 안정화시킴으로써 본 발명의 제3실시예에 따른 CMOS형 반도체장치가 제조된다.
이와같은 제3실시예에 따른 반도체장치 및 그 제조방법에 있어서도 제1 및 제2실시예와 마찬가지로 불순물농도가 충분히 높은 P-형 반전방지층(66 및 67)에 의해 장치의 래치업현상 및 필드반전현상을 억제할 수 있어 기생소자의 동작에 대한 마진이 향상된다.
또한, P-형 반전방지층(66 및 67)을 2회의 보론이온주입에 의해 형성하고 있기 때문에 높은 확산계수를 갖는 P형 불순물인 보론에 의한 P-형 반전방지층(66 및 67)을 형성해도 불순물농도 프로파일이 느슨해지는 일없이 원하는 불순물농도 프로파일로 정도(精度) 좋게 맞추어 형성할 수 있다.
또한, 종래는 제3실시예와 같이 P형 반전방지층을 장치의 표면에서 부터 깊은 위치에 형성하려고 하면 반전방지층이 되는 P형 매립층을 반도체기판표면에 형성하고 나서 에피택셜층을 형성할 필요가 있었다. 그런데 본 발명의 제3실시예에 의하면 에피택셜층을 형성하지 않아도 장치의 표면에서 부터 깊은 위치에 P형 반전방지층을 형성할 수 있어 제조비용을 삭감시킬 수 있다. 또, N형 웰영역(62) 형성후에 P-형 반전방지층(66 및 67)이 형성되므로, 예컨대 P형 불순물인 보론의 확산량은 적어진다. 따라서 후에 P형 반도체기판(61)내에 미세한 구조를 갖는 능동소자를 형성한다 해도 각종 특성의 변동이 적으므로 동작이 안정된 신뢰성 높은 능동소자를 형성할 수 있다.
또한, 상기 P-형 반전방지층(66 및 67)은, 예컨대 N형 웰영역(62)에 인접되도록 형성한다.
한편, 이 제3실시예에 따른 반도체장치 및 그 제조방법에서도 P-형 반전방지층(66 및 67)에 불순물농도의 피크수를 2개로 하였으나, 이것에 한정되지 않고 2개 이상이어도 상관없다.
또한, 반전장치층형성용 불순물의 이온주입의 횟수도 2회에 한정되지 않고 2회이상이어도 상관없다.
다음에 제5a도 내지 제5c도를 참조하여 본 발명의 제4실시예에 따른 반도체장치 및 그 제조방법에 대해 설명한다.
우선, 제5a도에 나타낸 바와 같이, 예컨대 N형 반도체기판(81)의 소정위치에 대해 P형 불순물인 보론을 선택적으로 이온주입하고 열확산시켜 P형 웰영역(82)을 형성한다.
다음에 제5b도에 나타낸 바와같이 전면에, 예컨대 열산화법에 의해 열산화막(83)을 형성한다.이어서 전면에, 예컨대 LPCVD법에 의해 질화막(84)을 형성한 후 이 질화막(84)을 도시하지 않은 포토레지스트를 이용한 사진식각법에 의해 소정의 필드산화막형성패턴으로 패터닝한다. 이어서, 전면에 포토레지스트(도시하지 않음)를 도포하고 사진식각법에 의해 필드산화막 바로 아래에 형성하는 N-형 반전방지층패턴으로 패터닝한다.
다음에 이 포토레지스트(도시하지 않음)를 마스크로해서 우선, 예컨대 N형 불순물인 인을 가속전압 90KeV, 도우즈량 5×1012cm-2및 가속전압 1.5MeV, 도우즈량 5×1013cm-2의 조건에서 도합 2회의 이온주입을 행한다. 그리고 각기 다른 깊이의 위치에 N-형 반전방지층(86 및 87) (N-(a), N-(b))을 형성한다. 이어서 상기 도시하지 않은 포토레지스트를 제거하고, 다시 전면에 포토레지스트(85)를 도포하고 사진식각법에 의해 필드산화막 바로 아래에 형성하기 위한 P-형 반전방지층 패턴으로 패터닝한다. 다음에 P-형 반전방지층패턴이 형성된 포토레지스트(85)를 마스크로 해서, 예컨대 P형 불순물인 보론을 가속전압 50KeV, 도우즈량 8×1013cm-2및 가속전압 1.5MeV, 도우즈량 5×1014cm-2의 조건에서 도합 2회의 이온주입을 행한다. 그리고 각기 다른 깊이의 위치에 P-형 반전방지층(88 및 89)(P-(a), P-(b))을 형성한다.
또한, 이 N-형 반전방지층(86 및 87)형성용 불순물의 이온주입공정과 P-형 반전방지층(88 및 89)형성용 불순물의 이온주입공정의 순서는 본 실시예의 순서와 반대이어도 상관없다.
다음에 제5도(c)에 나타낸 바와 같이 상기 제1 내지 제3실시예와 거의 같은 공정에 의해 소자분리영역으로서의 필드산화막(90)을 형성한다. 이어서 이 필드산화막(90)에 의해 분리된 소자영역의 표면에 소정의 막두께의 MOSFET의 게이트산화막(91)을 형성한다. 다음에, 예컨대 폴리실리콘으로 이루어진 소정형태의 MOSFET의 게이트(92)를 형성한다. 이어서 N채널형 MOSFET의 N+형 소오스/드레인영역(93) 및 P채널형 MOSFET의 P+형 소오스/드레인영역(94)을 각각 형성한다. 다음에 전면에, 예컨대 CVD산화막과 BPSG막의 2층구조에 의한 층간절연막(95)을 형성한다. 그리고 이 층간절연막(95)에 대하여 접속구멍을 선택적으로 개공하고 소정의, 예컨대 알루미늄에 의한 배선(96)을 형성한다. 이어 포밍가스신터처리를 실시하여 장치내의 모든 소자의 특성을 안정화시킴으로써 본 발명의 제4실시예에 따른 CMOS형 반도체장치가 제조된다.
이와같은 제4실시예에 따른 반도체장치 및 그 제조방법에 있어서도 제1 내지 제3실시예와 마찬가지로 불순물 농도가 충분히 높은 P-형 반전방지층(88 및 89) 및 N-형 반전방지층(86 및 87)에 의해 장치의 래치업현상 및 필드반전현상을 억제할 수 있어 기생소자의 동작에 대한 마진이 향상된다.
또한, P-형 반전방지층(88 및 89)을 2회의 보론이온주입에 의해 형성하고 있으므로 높은 확산계수를 갖는 P형 불순물인 보론에 의한 P-형 반전방지층(88 및 89)을 형성해도 불순물농도 프로파일이 느슨해지는 일없이 원하는 불순물농도 프로파일로 정도(精度) 좋게 맞추어 형성할 수 있다.
또한, 제3실시예와 같이 장치의 표면에서 부터 깊은 위치에 P형 반전방지층을 형성해도 에피택셜층을 형성할 필요가 없으므로 제조비용을 삭감시킬 수 있다. 또, P형 웰영역(82)형성후에 P-형 반전방지층(88 및 89)이 형성되므로, 예컨대 P형 불순물인 보론의 확산량은 적어진다. 따라서 후에 N형 반도체기판(81)내에 미세한 구조를 갖는 능동소자를 형성한다 해도 각종 특성의 변동이 적고 동작이 안정된 신뢰성 높은 능동소자를 형성할 수 있다.
또, 상기 P-형 반전방지층(88 및 89)은, 예컨대 N-형 반전방지층(86, 87)에 인접되도록 형성한다.
한편, 이 제4실시예에 따른 반도체장치 및 그 제조방법에서도 P-형 반전방지층(88 및 89) 및 N-형 반전방지층(86 및 87)에 불순물농도의 피크수를 2개로 하였으나, 이것에 한정되지 않고 2개 이상이어도 상관없다.
또, 반전방지층형성용 불순물의 이온주입횟수도 2회에 한정되지 않으며 2회이상이어도 상관없다.
다음에 제6a도 내지 제6c도를 참조하여 본 발명의 제5실시예에 따른 반도체장치 및 그 제조방법에 대해 설명한다.
우선, 제6a도에 나타낸 바와 같이, 예컨대 N형 반도체기판(101)의 소정위치에 대해 P형 불순물인 보론을 선택적으로 이온주입하고 열확산시켜 P형 웰영역(102)을 형성한다. 이어서 마찬가지로 N형 반도체기판(101)의 소정위치에 대해 N형 불순물인 인을 선택적으로 이온주입하고 열확산시켜 N형 웰영역(103)을 형성한다.
이와 같은 구조를 트윈타부 또는 트윈웰이라고 한다.
다음에 제6b도에 나타낸 바와 같이 전면에, 예컨대 열산화법에 의해 열산화막(104)을 형성한다. 이어서 전면에, LPCVD법에 의해 질화막(105)을 형성한 다음에 이 질화막(105)을 도시하지 않은 포토레지스트를 이용한 사진식각법에 의해 소정의 필드산화막형성패턴으로 패터닝한다. 이어서 전면에 포토레지스트(도시하지 않음)를 도포하고 사진식각법에 의해 필드산화막 바로 아래에 형성되는 N-형 반전방지층패턴으로 패터닝한다. 이어서 이 포토레지스트(도시하지 않음)를 마스크로해서 우선, 예컨대 N형 불순물인 인을 가속전압 90KeV, 도우즈량 5×1012cm-2및 가속전압 1.5MeV, 도우즈량 5×1013cm-2의 조건으로 도합 2회의 이온주입을 행한다. 그리고 각기 다른 깊이의 위치에 N-형 반전방지층(107 및 108)(N-(a), N-(b))을 형성한다. 이어서 상기 도시하지 않은 포토레지스트를 제거하고, 다시 전면에 포토레지스트(106)를 도포하고 사진식각법에 의해 필드산화막 바로 아래에 형성하기 위한 P-형 반전방지층패턴으로 패터닝한다. 다음에 이 P-형 반전방지층패턴이 형성된 포토레지스트(106)를 마스크로해서, 예컨대 P형 불순물인 보론을 가속전압 50KeV, 도우즈량 8×1013cm-2및 가속전압 1.5MeV, 도우즈량 5×1014cm-2의 조건에서 도합 2회의 이온주입을 행한다. 그리고 각기 다른 깊이의 위치에 P-형 반전방지층(109 및 110)(P-(a), P-(b))을 형성한다.
또한, 이 N-형 반전방지층(107 및 108) 형성용 불순물의 이온주입공정과 P-형 반전방지층(109 및 110) 형성용 불순물의 이온주입공정의 순서는 본 실시예의 순서와 반대이어도 관계없다.
다음에 제6c도에 나타낸 바와 같이 상기 제1 내지 제4실시예와 거의 같은 공정에 의해 소자분리영역으로서의 필드산화막(111)을 형성한다. 이어서 이 필드산화막(111)에 의해 분리된 소자영역의 표면에 소정의 막두께의 MOSFET의 게이트산화막(112)을 형성한다. 다음에, 예컨대 폴리실리콘으로 이루어진 소정형태의 MOSFET의 게이트(113)를 형성한 다음에 N채널형 MOSFET의 N+형 소오스/드레인영역(114) 및 P채널용 MOSFET의 P+형 소오스/드레인영역(115)을 각각 형성한다. 이어서 전면에, 예컨대 CVD산화막과 BPSG막의 2층구조에 의한 층간절연막(116)을 형성한다. 그리고 이 층간절연막(116)에 대하여 접속구멍을 선택적으로 개공하고 소정의 예컨대 알루미늄에 의한 배선(117)을 형성한다. 이어서 포밍가스신터처리를 실시하여 장치내의 소자의 특성을 안정화시킴으로써 본 발명의 제5실시예에 따른 CMOS형 반도체장치가 제조된다.
이와 같은 제5실시예에 따른 반도체장치 및 그 제조방법에 있어서도 제1내지 제4실시예와 마찬가지로 불순물 농도가 충분히 높은 P-형 반전방지층(109 및 110) 및 N-형 반전방지층(107 및 108)에 의해 장치의 래치업현상 및 필드반전형상을 억제할 수 있어 기생소자의 동작에 대한 마진이 향상된다.
또한, P-형 반전방지층(109 및 110)을 2회의 보론이온주입에 의해 형성하고 있으므로 높은 확산계수를 가진 P형 불순물인 보론에 의한 P-형 반전방지층(109 및 110)을 형성해도 불순물농도 프로파일이 느슨해지는 일없이 원하는 불순물농도 프로파일로 정도(精度) 좋게 맞추어 형성할 수 있다.
또한, 제3 및 제4실시예와 같이 장치의 표면에서 부터 깊은 위치에 P형 반전방지층을 형성해도 에피택셜층을 형성할 필요가 없으므로 제조비용을 삭감시킬 수 있다. 또, P형 웰영역(102) 및 N형 웰영역(103) 형성후에 P-형 반전방지층(109 및 110)이 형성되므로, 예컨대 P형 불순물인 브론의 확산량은 적어진다. 따라서 후에 N형 반도체기판(101)내에 미세한 구조를 갖춘 능동소자를 형성한다 해도 각종 특성의 변동이 적고 동작이 안정된 신뢰성 높은 능동소자를 형성할 수 있다.
또한, 상기 P-형 반전방지층(109 및 110)은, 예컨대 N-형 반전방지층(107 및 108)에 인접되도록 형성한다.
한편, 이 제5실시예에 따른 반도체장치 및 제조방법에서도 P-형 반전방지층(109 및 110) 및 N-형 반전방지층(107 및 108)에 불순물농도의 피크수를 2개로 하였으나, 이것에 한정되지 않고 2개이상으로 해도 상관없다.
또한, 반전방지층형성용 불순물의 이온주입횟수도 2회에 형성되지 않고 2회이상이어도 상관없다.
이상과 같이 제1내지 제5실시예시도, 예컨대 장치의 표면에서 부터 얕은 위치에 형성되어 있는 P-형 반전방지층에서는 필드반전현상의 문턱치전압을 확보할 수 있으며, 한편 깊은 위치에 형성되어 있는(제1, 제2실시예에서는 N+형 매립층에 인접되도록 형성되어 있는) P-형 반전방지층에서는 래치업내량을 높일 수 있다. 더욱이 이들 P-형 반전방지층중 얕은 위치에 형성되는 P-형 반전방지층에는 ∼1017cm-2, 또는 이 이상의 불순물농도가, 한편, 깊은 위치에 형성되는 P-형 반전방지층에는 ∼1018cm-2또는 이 이상의 불순물농도가 이후에 에피택셜층내나 반도체기판에 형성되는 능동소자에 영향을 미치는 일없이 확보되어 있다. 또한, 이들 P-형 반전방지층의 형성을 이온 주입법에 의해 행하고 있으므로 이것을 형성하는 위치, 불순물농도 또는 불순물농도 프로파일등을 임의로, 더욱이 정도(精度)좋게 맞추어 형성하는 것도 가능하다.
본 발명은 제1 내지 제5실시예와 같이, 특히 Bi-CMOS형 반도체장치 또는 CMOS형 반도체장치에 적용시킬 수 있으나, 이와 같은 반도체장치에 한정되지 않고 각종 반도체장치에 있어서 필드반전대책이나 래치업대책으로서 적용시켜도 관계없다. 예컨대 바이폴라트랜지스터로 구성된 아날로그ㆍ디지탈직접형 반도체장치 또는 전하전송디바이스와 CMOS현재형 반도체장치 등에도 본 발명은 유효하다.
[발명의 효과]
이상, 상술한 바와 같이 본 발명에 의하면, 특히 미세소자 구조를 갖춘 Bi-CMOS형 또는 CMOS형 반도체장치에 있어서, 능동소자의 각종 특성이 변동되는 일없이 반전방지층에 높은 불순물농도를 확보할 수 있고, 래치업현상이나 필드반전현상이 억제되어 기생소자의 동작에 대한 마진을 향상시킬 수 있는 반도체장치 및 그 제조방법을 제공할 수 있다.

Claims (11)

  1. 제1도전형의 반도체기판(1)과, 이 반도체기판(1)내에 형성된 제2도전형의 웰영역(4), 상기 반도체기판(1)의 표면 영역에 형성된 필드절연막(11), 이 필드절연막(11)의 바로 아래에 형성되며 적어도 2개소에 불순물 농도의 피크를 갖는 제1도전형의 반전방지층(9, 10) 및, 상기 필드절연막(11)에 의해 분리된 상기 반도체기판(1) 내 및 상기 웰영역(4)내에 형성된 능동소자(15∼19)가 구비되어 있는 것을 특징으로 하는 반도체 장치.
  2. 제1도전형의 반도체기판(1)내에 제2도전형의 웰영역(4)을 형성하는 공정과, 필드절연막 형성예정영역에 대하여 반전방지용의 제1도전형의 불순물을 적어도 2회 각각 주입되는 깊이를 변화시켜 이온주입하는 공정, 상기 반도체기판(1)의 표면영역에 필드절연막(11)을 형성하는 공정 및 이 필드절연막(11)에 의해 분리된 상기 반도체기판(1) 내 및 웰영역(4) 내에 능동소자(15∼19)를 형성하는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  3. 제1도전형의 반도체기판(81)과, 이 반도체기판(81)내에 형성된 제2도전형의 영역(82), 상기 반도체기판(81)의 표면영역에 형성된 필드절연막(90), 이 필드절연막(90)의 바로 아래에 형성되며 적어도 2개소에 불순물 농도의 피크를 갖는 제1도전형의 반전방지층(86, 87) 및 제2도전형의 반전방지층(88, 89) 및 상기 필드절연막(90)에 의해 분리된 상기 제1도전형의 반도체기판(81)내 및 제2도전형의 영역(82)내에 형성된 능동소자(93, 94)가 구비되어 있는 것을 특징으로 하는 반도체장치.
  4. 제1도전형의 반도체기판(81)내에 제2도전형의 영역(82)을 형성하는 공정과, 필드절연막 형성예 정영역에 대하여 반전방지용의 제1도전형 및 제2도전형의 불순물을 각각 적어도 2회씩 주입되는 깊이를 변화시켜 이온주입하는 공정, 상기 반도체기판(81)의 표면영역에 필드절연막(90)을 형성하는 공정 및, 이 필드절연막(90)에 의해 분리된 상기 반도체기판(81) 내 및 제2도전형의 영역(82)내에 능동소자(93, 94)를 형성하는 공정이 구비되어 있는 것을 특징으로 하는 반도체장치의 제조방법.
  5. 제1도전형의 반도체기판(1)과, 이 반도체기판(1)의 표면영역의 적어도 2개소에 형성된 제2도전형의 매립층(2), 이들 매립층(2)의 상부에 형성된 제1도전형의 에피택셜층(3), 이 에피택셜층(3) 내에 상기 각 매립층(2)에 도달되도록 형성된 적어도 2개의 제2도전형의 웰영역(4), 상기 1개의 웰영역(4)내에 상기 매립층(2)에 도달되도록 형성된 제2도전형의 고농도불순물영역(5), 상기 각 웰영역(4)상호간의 기판표면영역에 형성된 필드절연막(11), 이 필드절연막(11)의 바로 아래에 형성되며 적어도 2개소에 불순물농도의 피크를 갖는 제1도전형의 반전방지층(9, 10) 및, 상기 제1도전형의 에피택셜층(3) 내 및 각 웰영역(4)내에 각각 형성된 능동소자(15∼19)가 구비되어 있는 것을 특징으로 하는 반도체장치.
  6. 제1도전형의 반도체기판(1)의 표면영역의 적어도 2개소에 제2도전형의 매립층(2)을 형성하는 공정과, 이들 매립층(2)의 상부에 제1도전형의 에피택셜층(3)을 형성하는 공정, 이 에피택셜층(3) 내에 상기 각 매립층에 도달되도록 적어도 2개의 제2도전형의 웰영역(4)을 형성하는 공정, 상기 1개의 웰영역(4) 내에 상기 매립층(2)에 도달되도록 제2도전형의 고농도 불순물영역(5)을 형성하는 공정, 필드절연막 형성예정영역에 대하여 반전방지용의 제1도전형의 불순물을 적어도 2회 각각 주입되는 깊이를 변화시켜 이온주입하는 공정, 상기 에피택셜층(3)의 표면영역에 필드절연막(11)을 형성하는 공정 및, 상기 에피택셜층(3) 내 및 각 웰영역(4) 내에 능동소자를 형성하는 공정이 구비된 것을 특징으로 하는 반도체장치의 제조방법.
  7. 제1도전형의 반도체기판(31)과, 이 반도체기판(31)의 표면영역의 적어도 2개소에 형성된 제2도전형의 매립층(32), 이들 매립층(32)의 상부에 형성된 제2도전형의 에피택셜층(33), 이 에피택셜층(33) 내에 상기 반도체 기판(31)에 도달되도록 형성된 적어도 1개의 제1도전형의 웰영역(34), 상기 에피택셜층(33)내에 상기 1개의 매립층(32)에 도달되도록 형성된 제2도전형의 고농도불순물영역(35), 상기 에피택셜층(33)의 표면영역에 형성된 필드절연막(43), 이 필드절연막(43)의 바로 아래에 형성되며 적어도 2개소에 불순물농도의 피크를 갖는 제1도전형의 반전방지층(41, 42) 및 제2도전형의 반전방지층(39, 40) 및 상기 에피택셜층(33) 내 및 웰영역(34)내에 형성된 능동소자(46∼50)가 구비된 것을 특징으로 하는 반도체장치.
  8. 제1도전형의 반도체기판(31)의 표면영역의 적어도 2개소에 제2도전형의 매립층(32)을 형성하는 공정과, 이들 각 매립층(32)의 상부에 제2도전형의 에피택셜층(33)을 형성하는 공정, 이 에피택셜층(33)내에 상기 반도체기판(31)에 도달되도록 적어도 1개의 제1도전형의 웰영역(34)을 형성하는 공정, 상기 에피택셜층(33)내에 상기 2개의 매립층(32)중의 1개에 도달되록 제2도전형의 고농도불순물영역(35)을 형성하는 공정, 필드절연막 형성예정영역에 대하여 반전방지용의 제1도전형 및 제2도전형 웰영역 불순물을 각각 적어도 2회씩 주입되는 깊이를 변화시켜 이온주입하는 공정, 상기 에피택셜층(33)의 표면영역에 필드절연막(43)을 형성하는 공정 및, 상기 에피택셜층(33) 내 및 웰영역(34)내에 능동소자(46∼50)를 형성하는 공정이 구비된 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제1항에 있어서, 적어도 2개소에 불순물농도의 피크를 갖는 상기 제1도전형의 반전방지층(9, 10)에 있어서, 이들 불순물농도의 피크중, 반도체장치의 주표면영역에서 부터 가장 깊은 위치에 존재하는 불순물의 피크부분이 가장 불순물농도가 높은 것을 특징으로 하는 반도체장치.
  10. 제5항에 있어서, 적어도 2개소에 불순물농도의 피크를 갖는 상기 제1도전형의 반전장지층에 있어서, 이들 불순물농도의 피크중의 1개를 갖는 반전방지층이 적어도 2개 형성된 상기 제2도전형의 매립층(2)에 인접하여 형성되어 있는 것을 특징으로 하는 반도체장치.
  11. 제5항에 있어서, 적어도 2개소에 불순물농도의 피크를 갖는 상기 제1도전형의 반전방지층(9, 10)에 있어서, 이들 불순물농도의 피크중의 1개가 상기 반도체기판(1)과 에피택셜층(3)의 경계근방에 존재하고, 이것 이외의 불순물농도의 피크중의 1개를 갖는 반전방지층(9)이 상기 제2도전형의 웰영역(4)에 인접하여 형성되어 있는 것을 특징으로 하는 반도체장치.
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