JP2010177317A

JP2010177317A - 半導体装置

Info

Publication number: JP2010177317A
Application number: JP2009016230A
Authority: JP
Inventors: Seiji Otake; 誠治大竹
Original assignee: Sanyo Electric Co Ltd; Sanyo Semiconductor Co Ltd
Current assignee: Sanyo Electric Co Ltd; System Solutions Co Ltd
Priority date: 2009-01-28
Filing date: 2009-01-28
Publication date: 2010-08-12
Also published as: US8237241B2; US20100187653A1

Abstract

【課題】従来の半導体装置では、寄生Ｔｒのオン電流が半導体層表面を流れることで、素子が熱破壊するという問題があった。
【解決手段】本発明の半導体装置では、分離領域２とＮ型の埋込層７、９を利用し、保護素子１が形成される。保護素子１内のＰＮ接合領域１１は分離領域２のＰ型の埋込層２Ａ側に形成され、ＰＮ接合領域１１の接合耐圧は保護される素子内のＰＮ接合領域の接合耐圧よりも低い。この構造により、寄生Ｔｒ１のオン電流Ｉ１は保護素子１へと流れ込み、素子は保護される。また、寄生Ｔｒ１のオン電流Ｉ１が、エピタキシャル層４の深部側を流れることで、保護素子１の熱破壊が防止される。
【選択図】図１

Description

本発明は、静電気放電（ＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅ、以下、ＥＳＤと呼ぶ。）等の過電圧による破壊を防止する半導体装置に関する。

従来の半導体装置の一実施例として、下記の構造が知られている。図１０は、従来の半導体装置を説明するための断面図である。

図示の如く、Ｐ型の半導体基板１６２上にＮ型のエピタキシャル層１６３が形成される。エピタキシャル層１６３には、拡散抵抗体１６１が形成される。Ｐ型の拡散層１６４がエピタキシャル層１６３に形成され、Ｐ型の拡散層１６５、１６６がＰ型の拡散層１６４に重畳して形成される。そして、Ｐ型の拡散層１６５には、高電位（ＶＨ）、例えば、電源電位（Ｖｃｃ）が印加され、Ｐ型の拡散層１６６には、低電位（ＶＬ）、例えば、接地電位が印加される。

また、分離領域１６７の内周側のエピタキシャル層１６３には、Ｐ型の拡散層１６８とＮ型の拡散層１６９が形成される。Ｐ型の拡散層１６８とＮ型の拡散層１６９とはＰＮ接合領域１７０を形成し、Ｎ型の拡散層１６９は分離領域１６７のＰ型の拡散層１７１とも一部重畳する。そして、ＰＮ接合領域１７０の接合耐圧は、拡散抵抗体１６１のＰＮ接合領域１７２の接合耐圧よりも低くなる。拡散抵抗体１６１にＥＳＤサージ等の過電圧が印加されると、ＰＮ接合領域１７０がＰＮ接合領域１７２よりも先にブレークダウンし、拡散抵抗体１６１を保護する。そして、発生した寄生Ｔｒのオン電流Ｉ８は、分離領域１６７を介して基板１６２へと流れ込む（例えば、特許文献１参照。）。

特開２００７−３１７８６９号公報（第６−８頁、第１図）

上述したように、従来の半導体装置では、拡散抵抗体１６１にＥＳＤサージ等の過電圧が印加されると、ＰＮ接合領域１７０がＰＮ接合領域１７２よりも先にブレークダウンし、寄生Ｔｒのオン電流Ｉ８が発生する。そして、Ｐ型の拡散層１６８、１７１とＮ型の拡散層１６９により構成された保護素子は、エピタキシャル層１６３表面側に形成されるため、寄生Ｔｒのオン電流Ｉ８は、エピタキシャル層１６３表面側を経由して基板１６２側へと流れ込む。このとき、Ｐ型の拡散層１６８、１７１とＮ型の拡散層１６９の形成領域上には、シリコンよりも熱伝導率が悪い絶縁層が堆積されているため、エピタキシャル層１６３表面側は放熱性の悪い領域となる。そして、寄生Ｔｒのオン電流Ｉ８は大電流のため、寄生Ｔｒのオン電流Ｉ８により発生した熱によりエピタキシャル層１６３表面側（Ｐ型の拡散層１６８、１７１とＮ型の拡散層１６９の形成領域）が熱破壊する問題が発生する。

上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、半導体層と、前記半導体層を複数の素子形成領域に区分し、少なくとも２つの拡散層が連結して形成される分離領域と、前記素子形成領域の１つの領域に形成される半導体素子と、前記１つの領域内に形成され、前記１つの領域を区画する分離領域と第１のＰＮ接合領域を形成する第１の拡散層と、前記１つの領域を区画する分離領域の近傍に配置される第２の拡散層とを有し、前記第１のＰＮ接合領域の接合耐圧は、前記半導体素子の表面側に形成される第２のＰＮ接合領域の接合耐圧より小さく、前記第１の拡散層は、前記分離領域の前記半導体層の深部側の拡散層と連結し、前記第２の拡散層は、前記分離領域の深部側の拡散層と連結し、第３のＰＮ接合領域を形成し、前記第３のＰＮ接合領域は、前記第１のＰＮ接合領域に連動して電流経路となることを特徴する。従って、本発明では、寄生Ｔｒのオン電流が半導体層表面を流れることを回避し、寄生Ｔｒのオン電流による熱破壊が防止される。

本発明では、分離領域を利用し、半導体層深部側に保護用のＰＮ接合領域が形成される。この構造により、寄生Ｔｒのオン電流は、放熱性に優れた半導体層深部側を流れ、保護素子が熱破壊することが防止される。

また、本発明では、保護素子がバイポーラトランジスタ動作することで、電流能力が向上し、保護素子自身が電流により破壊し難い構造となる。

また、本発明では、分離領域を利用して保護素子が形成されることで、電流が局所的に集中することが防止される。

また、本発明では、分離領域に保護素子が形成されることで、半導体素子毎に適した保護素子が形成される。

また、本発明では、必須構造である分離領域を利用して保護素子が形成されることで、保護素子が効率的に配置される。

本発明の実施の形態における半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。本発明の実施の形態における半導体装置を説明するための（Ａ）断面図、（Ｂ）断面図である。本発明の実施の形態における半導体装置を説明するための（Ａ）平面図、（Ｂ）平面図である。本発明の実施の形態における半導体装置を説明するための断面図である。本発明の実施の形態における半導体装置を説明するための断面図である。本発明の実施の形態における半導体装置を説明するための断面図である。本発明の実施の形態における半導体装置を説明するための断面図である。本発明の実施の形態における半導体装置を説明するための断面図である。本発明の実施の形態における半導体装置を説明するための断面図である。従来の実施の形態における半導体装置を説明するための断面図である。

以下に、本発明の実施の形態である半導体装置について、図１〜図９を参照し、詳細に説明する。図１及び図２は、本実施の形態における半導体装置の保護素子を説明するための断面図である。図３は、本実施の形態における半導体装置の保護素子を説明するための平面図である。図４〜図９は、本実施の形態における半導体装置を説明するための断面図である。

図１（Ａ）に示す如く、静電気放電（ＥｌｅｃｔｒｏｓｔａｔｉｃＤｉｓｃｈａｒｇｅ、以下、ＥＳＤと呼ぶ。）等の過電圧による破壊を防止する保護素子１は、分離領域２を利用して形成される。そして、保護素子１は分離領域２を用いて形成されることで、活性領域に対して効率的に配置されるため、活性領域の有効活用が実現される。具体的には、Ｐ型の単結晶シリコン基板３上には、Ｎ型のエピタキシャル層４が形成される。分離領域２は、Ｐ型の埋込層２ＡとＰ型の拡散層２Ｂから構成される。エピタキシャル層４表面からの拡散層２Ｂの拡散深さ（這い下がり幅）は、基板３表面からの埋込層２Ａの拡散深さ（這い上がり幅）よりも浅くなり、分離領域２の形成領域を狭めることができる。そして、分離領域２は基板３と連結し、エピタキシャル層４を複数の素子形成領域５、６へと区分する。

素子形成領域５には、図２〜図８を用いて後述するように、それぞれ所望の半導体素子が形成される。素子形成領域５には、基板３とエピタキシャル層４とをＰＮ接合分離するためのＮ型の埋込層７が形成される。そして、Ｎ型の埋込層７は、エピタキシャル層４に形成されたＮ型の拡散層８と連結し、更に、Ｐ型の埋込層２Ａとも連結する。そして、Ｎ型の拡散層８には、例えば、電源電位（Ｖｃｃ）、ＮＰＮトランジスタのコレクタ電位、Ｎチャネル型ＭＯＳトランジスタのドレイン電位等の高電位が印加される。一方、素子形成領域６にも、基板３とエピタキシャル層４とをＰＮ接合分離するためのＮ型の埋込層９が形成される。Ｎ型の埋込層９は、エピタキシャル層４に形成されたＮ型の拡散層１０と連結し、更に、Ｐ型の埋込層２Ａとも連結する。そして、Ｎ型の埋込層９には、例えば、グランド電位（ＧＮＤ）が印加される。尚、Ｎ型の埋込層９は、必ずしも素子形成領域６内に配置される必要はなく、素子形成領域５を区画する分離領域２の外周囲に配置されていれば良い。

素子形成領域５の周囲には、Ｎ型の埋込層７、９とＰ型の分離領域２とから構成される寄生ＮＰＮトランジスタ１（以下、寄生Ｔｒ１と呼ぶ。）が形成される。先ず、寄生Ｔｒ１には、太線にて示すように、Ｎ型の埋込層７、９とＰ型の埋込層２Ａとから成るＰＮ接合領域１１、１２が形成される。上述したように、Ｎ型の埋込層７には、電源電位（Ｖｃｃ）等の高電位が印加され、分離領域２は基板３と連結しグランド電位（ＧＮＤ）となることで、ＰＮ接合領域１１には逆バイアスが印加された状態となる。一方、Ｎ型の埋込層９はグランド電位（ＧＮＤ）となり、実質、Ｐ型の埋込層２Ａと同電位であり、ＰＮ接合領域１２は駆動しない状態となる。

ここで、ＰＮ接合領域１１は、素子形成領域５内の半導体素子の保護すべきＰＮ接合領域（図示せず）よりも接合耐圧が低くなるように形成される。これは、Ｎ型の埋込層７とＰ型の埋込層２Ａの不純物濃度を高濃度に設定することで、ＰＮ接合領域１１の接合耐圧が所望の特性値となるように調整される。そして、Ｎ型の拡散層８は、保護される半導体素子内のＰＮ接合領域を構成するＮ型の拡散層（コレクタ拡散層やドレイン拡散層等）と電気的に接続する。

この構造により、上記半導体素子のコレクタ電極やドレイン電極等に対し、正のＥＳＤサージ（過電圧）が印加されると、ＰＮ接合領域１１がブレークダウンし、Ｐ型の埋込層２Ａへと寄生Ｔｒ１のオン電流Ｉ１が流れ込む。寄生Ｔｒ１のベース領域であるＰ型の埋込層２Ａでは、寄生Ｔｒ１のオン電流Ｉ１が流れ込むことで、その電位が上昇する。そして、ＰＮ接合領域１１の動作に連動し、ＰＮ接合領域１２に対して順方向バイアスが印加されることで、寄生Ｔｒ１がオン動作する。そして、寄生Ｔｒ１では、コレクタ領域にて伝導度変調が起こり、抵抗値が大幅に低減し、電流能力が向上する。その結果、寄生Ｔｒ１のオン電流Ｉ１は大電流であるが、ＰＮ接合領域１１を流れることで、正のＥＳＤサージから半導体素子を保護することができる。

更に、高濃度層であるＮ型の拡散層７〜１０とＰ型の埋込層２Ａを連結させることで、低抵抗領域が形成され、寄生Ｔｒ１のオン電流Ｉ１は、連結した上記拡散層を優先的に流れる。また、寄生Ｔｒ１のオン電流Ｉ１は、上記伝導度変調により、より低抵抗領域となるエピタキシャル層４の深部側を流れることで、エピタキシャル層４表面側の電流量を、実質、抑制できるものと考えられる。ここで、シリコン（エピタキシャル層）の方が絶縁層（シリコン酸化膜、ＴＥＯＳ膜、ＢＰＳＧ膜、ＳＯＧ膜等）よりもその熱伝導率が優れるため、エピタキシャル層３の表面側では、絶縁層により放熱性が悪化する。つまり、寄生Ｔｒ１のオン電流Ｉ１が、その全周囲が熱伝導率に優れたエピタキシャル層４の深部側を流れることで、保護素子１が寄生Ｔｒ１のオン電流Ｉ１により熱破壊することが防止される。尚、少なくとも寄生Ｔｒ１のオン電流Ｉ１の大部分は、低抵抗領域であるエピタキシャル層４の深部側を流れることで、エピタキシャル層４表面側への電流集中は防止される。そして、エピタキシャル層４の表面側が、寄生Ｔｒ１のオン電流Ｉ１により熱破壊することが防止される。

更に、保護素子１は、素子形成領域５を区画する分離領域２を利用して形成される。そのため、Ｎ型の埋込層７が、素子形成領域５の全面に渡り形成され、ＰＮ接合領域１１も、分離領域２の全周に渡り、一環状に形成される構造でも良い。この構造では、寄生Ｔｒ１のオン電流Ｉ１が局所領域に集中することを防止し、ＰＮ接合領域１１自体が電流集中により破壊されることが防止される。

更に、保護素子１は、分離領域を利用し、素子形成領域毎に形成される。この構造により、分離領域で区画された素子形成領域に形成される各半導体素子に応じて、接合耐圧を決めることができる。つまり、それぞれの半導体素子に適した保護素子１を個々に配置でき、ＥＳＤサージ等から各半導体素子を保護することができる。

次に、図１（Ｂ）に示す如く、保護素子１は、Ｎ型の埋込層９が、Ｐ型の埋込層２Ａと連結しない構造においても同様な効果を得ることができる。上述したように、保護素子１は、ＰＮ接合領域１１がブレークダウンすることで、連動してＰＮ接合領域１３が動作する。そして、Ｐ型の埋込層２Ａの近傍領域にＮ型の埋込層９が配置されることで、寄生Ｔｒ１のオン電流Ｉ１は、低抵抗領域であるＮ型の埋込層９を流れ、エピタキシャル層４表面側の熱破壊が防止される。

次に、図２（Ａ）に示す如く、分離領域１４が、トレンチ１６を用いて形成される場合でもよい。尚、その他の構造は、図１（Ａ）に示す構造と同様のため、図１（Ａ）と同一の符番を用い、その説明を参照する。また、ここでは説明を省略するが、図２（Ａ）の分離領域１４は、図１（Ｂ）の構造へも用いることができる。

具体的には、分離領域１４を構成するＰ型の埋込層１５まで達するようにトレンチ１６が形成される。トレンチ１６の内壁にはシリコン酸化膜１７が形成され、トレンチ１６は、例えば、多結晶シリコン膜１８により埋設される。尚、多結晶シリコン膜１８の換わりに、ＮＳＧ（Ｎｏｎ−Ｄｏｐｅｄ−ＳｉｌｉｃａｔｅＧｌａｓｓ）膜やＨＴＯ（ＨｉｇｈＴｅｍｐａｒａｔｕｒｅＯｘｉｄｅ）膜等の絶縁膜によりトレンチ１６内が埋設される場合でもよい。

この構造により、正のＥＳＤサージにより発生する上記寄生Ｔｒ１のオン電流Ｉ１が、エピタキシャル層４表面を流れることが防止される。そして、寄生Ｔｒ１のオン電流Ｉ１により、エピタキシャル層４表面側の熱破壊が防止される。

次に、図２（Ｂ）に示す如く、分離領域１９の上側のＰ型の拡散層２０が、幅広く形成される場合でもよい。尚、その他の構造は、図１（Ａ）に示す構造と同様のため、図１（Ａ）と同一の符番を用い、その説明を参照する。また、ここでは説明を省略するが、図２（Ｂ）の分離領域１９は、図１（Ｂ）の構造へも用いることができる。

具体的には、分離領域１９では、Ｐ型の拡散層２０の拡散幅Ｗ１が、Ｐ型の埋込層２１の拡散幅Ｗ２よりも広くすることで、Ｐ型の拡散層２０と埋込層２１の重畳領域の幅Ｗ３が広がる。そして、この重畳領域は、Ｐ型の拡散層２０と埋込層２１の低濃度領域が重なる領域であるため、重畳領域の幅Ｗ３を広げることで、この重量領域での寄生Ｔｒ１の動作を抑止させる。また、Ｐ型の拡散層２０の拡散幅Ｗ１を広げることで、この領域での寄生Ｔｒ１の動作を抑止させる。

この構造により、Ｐ型の埋込層２１の高濃度領域にて積極的に寄生Ｔｒ１を動作させることで、上記寄生Ｔｒ１のオン電流Ｉ１が、エピタキシャル層４表面側を流れにくくなる。そして、寄生Ｔｒ１のオン電流Ｉ１により、エピタキシャル層４表面側の熱破壊が防止される。

次に、図３（Ａ）では、分離領域を用いた保護素子の平面図の一例を示し、図１（Ａ）の構造を用いて説明する。実線２２、２３にて囲まれた領域は、分離領域２のＰ型の埋込層２Ａの形成領域を示す。例えば、実線２２の内側領域が素子形成領域６に対応し、実線２３の内側領域が素子形成領域５に対応する。そして、点線２４にて囲まれた領域は、Ｎ型の埋込層９の形成領域に対応し、点線２５にて囲まれた領域は、Ｎ型の埋込層７の形成領域に対応する。また、一点鎖線２６にて囲まれた領域は、Ｎ型の拡散層１０の形成領域に対応し、一点鎖線２７にて囲まれた領域は、Ｎ型の拡散層８の形成領域に対応する。図示したように、Ｎ型の埋込層７、９が、紙面Ｘ軸方向に延在するＰ型の埋込層２Ａに対して連結し、ＰＮ接合領域１１、１２が形成される。この一例では、それぞれの素子形成領域において、紙面Ｘ軸方向に延在するＰ型の埋込層２Ａに対してＰＮ接合領域が形成される。

次に、図３（Ｂ）では、分離領域を用いた保護素子の平面図の他の一例を示し、図１（Ａ）の構造を用いて説明する。実線２８、２９にて囲まれた領域は、分離領域２のＰ型の埋込層２Ａの形成領域を示し、例えば、実線２９の内側領域が素子形成領域５に対応する。また、実線３０、３１にて囲まれた領域は、別の分離領域のＰ型の埋込層の形成領域を示し、例えば、実線２８、３１にて囲まれた領域が素子形成領域６に対応する。そして、点線３２にて囲まれた領域は、Ｎ型の埋込層７の形成領域に対応し、素子形成領域５を囲むＰ型の埋込層２Ａに対して一環状にＰＮ接合領域１１が形成される。また、一点鎖線３３、３４にて囲まれた領域は、Ｎ型の拡散層８の形成領域に対応する。

一方、素子形成領域６では、点線３５、３６にて囲まれた領域が、Ｎ型の埋込層９の形成領域に対応し、Ｐ型の埋込層２Ａに対して一環状にＰＮ接合領域１２が形成される。また、一点鎖線３７、３８にて囲まれた領域は、Ｎ型の拡散層１０の形成領域に対応する。

この構造により、素子形成領域５の周囲には、Ｐ型の埋込層２Ａを利用して一環状に保護素子が形成される。

尚、本実施の形態では、分離領域２が、埋込層２Ａ、拡散層２Ｂの２つの拡散層から構成される場合について説明したがこの場合に限定するものではない。例えば、分離領域が３つ以上の拡散層が連結して形成される場合でも良い。この場合には、ＰＮ接合領域１１、１２が、エピタキシャル層の深部側に配置される拡散層に対し形成されることで、エピタキシャル層表面側の熱破壊が防止される。また、素子形成領域６は、素子形成領域５の外周囲に隣接して一環状に配置される場合でも、素子形成領域５の外周囲の一領域に隣接して配置される場合でも良い。また、保護素子１を構成するＮ型の埋込層９とＮ型の拡散層１０とは、分離領域により区画された素子形成領域６内に配置される場合に限定するものではない。例えば、分離領域２と共に保護素子１を構成する構造であれば良い。当然ながら、この保護素子１の特徴は、以下に図２〜図７を用いて説明する保護素子４２、６２、８２、１０２、１２２、１４２の構造においても同様である。

また、ＰＮ接合領域１１を構成するＮ型の埋込層７に正のＥＳＤサージが印加される場合について説明したが、この場合に限定するものではない。ＰＮ接合領域１２を構成するＮ型の埋込層９に負のＥＳＤサージが印加された場合にも、分離領域における寄生ＮＰＮトランジスタが動作し、半導体素子を保護することができる。そして、寄生Ｔｒのオン電流は、寄生Ｔｒ１のオン電流Ｉ１と逆方向に流れることで、エピタキシャル層４表面側の熱破壊が防止される。つまり、分離領域を用いた保護素子は、正のＥＳＤサージに対しても負のＥＳＤサージに対しても対応することができる。尚、図１（Ｂ）の構造において、負のＥＳＤサージに対応する場合には、少なくともＮ型の埋込層９とＰ型の埋込層２Ａとが連結する必要がある。

次に、図４を用いてＮＰＮトランジスタ４１をＥＳＤサージ等の過電圧から保護する保護素子４２について説明する。

図示したように、Ｐ型の単結晶シリコン基板４３上には、Ｎ型のエピタキシャル層４４が形成される。エピタキシャル層４４は、分離領域４５により複数の素子形成領域４６、４７に区分される。そして、分離領域４５は、Ｐ型の埋込層４５ＡとＰ型の拡散層４５Ｂが連結し、構成される。

素子形成領域４６にはＮＰＮトランジスタ４１が形成される。Ｎ型の埋込層４８が、基板４３及びエピタキシャル層４４の両領域に渡り形成される。コレクタ領域としてのＮ型の拡散層４９が、Ｎ型の埋込層４８と連結するように、エピタキシャル層４４に形成される。そして、ベース領域としてのＰ型の拡散層５０がエピタキシャル層４４に形成される。ベース導出領域としてのＰ型の拡散層５１とエミッタ領域としてのＮ型の拡散層５２が、Ｐ型の拡散層５０に形成される。

保護素子４２は、図１（Ａ）を用いて上述した構造であり、その説明は割愛する。保護素子４２のＰＮ接合領域５３は、ＮＰＮトランジスタ４１内のＰＮ接合領域５４よりも接合耐圧が低くなるように形成される。そして、コレクタ電極に対し、正のＥＳＤサージ（過電圧）が印加されると、ＰＮ接合領域５３がブレークダウンし、保護素子４２へと寄生Ｔｒ２のオン電流Ｉ２が流れ込む。ＰＮ接合領域５５が連動して動作し、保護素子４２が駆動する。その結果、上記ＥＳＤサージからＮＰＮトランジスタ４１が保護される。更に、寄生Ｔｒ２のオン電流Ｉ２が、主に、低抵抗領域であるＮ型の拡散層４９、５７、Ｎ型の埋込層４８、５６及びＰ型の埋込層４５Ａ（エピタキシャル層４４の深部側）を流れることで、保護素子４２が、寄生Ｔｒ２のオン電流Ｉ２による熱破壊から保護される。

次に、図５を用いて横型ＰＮＰトランジスタ６１をＥＳＤサージ等の過電圧から保護する保護素子６２について説明する。

図示したように、Ｐ型の単結晶シリコン基板６３上には、Ｎ型のエピタキシャル層６４が形成される。エピタキシャル層６４は、分離領域６５により複数の素子形成領域６６、６７に区分される。そして、分離領域６５は、Ｐ型の埋込層６５ＡとＰ型の拡散層６５Ｂが連結し、構成される。

素子形成領域６６には横型ＰＮＰトランジスタ６１が形成される。Ｎ型の埋込層６８が、基板６３及びエピタキシャル層６４の両領域に渡り形成される。ベース領域としてのＮ型の拡散層６９が、Ｎ型の埋込層６８と連結するように、エピタキシャル層６４に形成される。そして、エミッタ領域としてのＰ型の拡散層７０とコレクタ領域としてのＰ型の拡散層７１がエピタキシャル層６４に形成される。

保護素子６２は、図１（Ａ）を用いて上述した構造であり、その説明は割愛する。保護素子６２のＰＮ接合領域７２は、横型ＰＮＰトランジスタ６１内のＰＮ接合領域７３よりも接合耐圧が低くなるように形成される。そして、ベース電極に対し、正のＥＳＤサージ（過電圧）が印加されると、ＰＮ接合領域７２がブレークダウンし、保護素子６２へと寄生Ｔｒ３のオン電流Ｉ３が流れ込む。ＰＮ接合領域７４が連動して動作し、保護素子６２が駆動する。その結果、上記ＥＳＤサージから横型ＰＮＰトランジスタ６１が保護される。更に、寄生Ｔｒ３のオン電流Ｉ３が、主に、低抵抗領域であるＮ型の拡散層６９、７６、Ｎ型の埋込層６８、７５及びＰ型の埋込層６５Ａ（エピタキシャル層６４の深部側）を流れることで、保護素子６２が、寄生Ｔｒ３のオン電流Ｉ３による熱破壊から保護される。

次に、図６を用いてＮチャネル型ＭＯＳトランジスタ８１をＥＳＤサージ等の過電圧から保護する保護素子８２について説明する。

図示したように、Ｐ型の単結晶シリコン基板８３上には、Ｎ型のエピタキシャル層８４が形成される。エピタキシャル層８４は、分離領域８５により複数の素子形成領域８６、８７に区分される。そして、分離領域８５は、Ｐ型の埋込層８５ＡとＰ型の拡散層８５Ｂが連結し、構成される。

素子形成領域８６にはＮチャネル型ＭＯＳトランジスタ８１が形成される。Ｎ型の埋込層８８が、基板８３及びエピタキシャル層８４の両領域に渡り形成される。Ｎ型の拡散層８９が、Ｎ型の埋込層８８と連結するように、エピタキシャル層８４に形成される。そして、バックゲート領域としてＰ型の拡散層９０がエピタキシャル層８４に形成される。Ｐ型の拡散層９０には、バックゲート導出領域としてＰ型の拡散層９１、ドレイン領域としてのＮ型の拡散層９２及びソース領域としてのＮ型の拡散層９３が形成される。そして、Ｎ型の拡散層８９は、Ｎ型の拡散層９２と配線接続することで、実質、ドレイン電位が印加される。

保護素子８２は、図１（Ａ）を用いて上述した構造であり、その説明は割愛する。保護素子８２のＰＮ接合領域９４は、Ｎチャネル型ＭＯＳトランジスタ８１内のＰＮ接合領域９５よりも接合耐圧が低くなるように形成される。そして、ドレイン電極に対し、正のＥＳＤサージ（過電圧）が印加されると、ＰＮ接合領域９４がブレークダウンし、保護素子８２へと寄生Ｔｒ４のオン電流Ｉ４が流れ込む。ＰＮ接合領域９６が連動して動作し、保護素子８２が駆動する。その結果、上記ＥＳＤサージからＮチャネル型ＭＯＳトランジスタ８１が保護される。更に、寄生Ｔｒ４のオン電流Ｉ４が、主に、低抵抗領域であるＮ型の拡散層８９、９８、Ｎ型の埋込層８８、９７及びＰ型の埋込層８５Ａ（エピタキシャル層８４の深部側）を流れることで、保護素子８２が、寄生Ｔｒ４のオン電流Ｉ４による熱破壊から保護される。

次に、図７を用いてＰチャネル型ＭＯＳトランジスタ１０１をＥＳＤサージ等の過電圧から保護する保護素子１０２について説明する。尚、図示していないが、ＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造のＰチャネル型ＭＯＳトランジスタ１０１においても、同様な構造により上記過電圧から保護される。

図示したように、Ｐ型の単結晶シリコン基板１０３上には、Ｎ型のエピタキシャル層１０４が形成される。エピタキシャル層１０４は、分離領域１０５により複数の素子形成領域１０６、１０７に区分される。そして、分離領域１０５は、Ｐ型の埋込層１０５ＡとＰ型の拡散層１０５Ｂが連結し、構成される。

素子形成領域１０６にはＰチャネル型ＭＯＳトランジスタ１０１が形成される。Ｎ型の埋込層１０８が、基板１０３及びエピタキシャル層１０４の両領域に渡り形成される。Ｎ型の拡散層１０９が、Ｎ型の埋込層１０８と連結するように、エピタキシャル層１０４に形成される。そして、エピタキシャル層１０４には、バックゲート導出領域としてのＮ型の拡散層１１０、ソース領域としてのＰ型の拡散層１１１及びドレイン領域としてのＰ型の拡散層１１２が形成される。そして、Ｎ型の拡散層１０９は、Ｎ型の拡散層１１０と重畳して形成され、実質、ソース電位が印加される。尚、Ｎ型の拡散層１０９を形成することなく、Ｎ型の拡散層１１０がＮ型の埋込層１０８と直接連結する構造でも良い。

保護素子１０２は、図１（Ａ）を用いて上述した構造であり、その説明は割愛する。保護素子１０２のＰＮ接合領域１１３は、Ｐチャネル型ＭＯＳトランジスタ１０１内のＰＮ接合領域１１４よりも接合耐圧が低くなるように形成される。そして、ソース電極に対し、正のＥＳＤサージ（過電圧）が印加されると、ＰＮ接合領域１１３がブレークダウンし、保護素子１０２へと寄生Ｔｒ５のオン電流Ｉ５が流れ込む。ＰＮ接合領域１１５が連動して動作し、保護素子１０２が駆動する。その結果、上記ＥＳＤサージからＰチャネル型ＭＯＳトランジスタ１０１が保護される。更に、寄生Ｔｒ５のオン電流Ｉ５が、主に、低抵抗領域であるＮ型の拡散層１０９、１１７、Ｎ型の埋込層１０８、１１６及びＰ型の埋込層１０５Ａ（エピタキシャル層１０４の深部側を流れることで、保護素子１０２が、寄生Ｔｒ５のオン電流Ｉ５による熱破壊から保護される。

次に、図８を用いてＬＤＤ構造のＮチャネル型ＭＯＳトランジスタ１２１をＥＳＤサージ等の過電圧から保護する保護素子１２２について説明する。

図示したように、Ｐ型の単結晶シリコン基板１２３上には、Ｎ型のエピタキシャル層１２４が形成される。エピタキシャル層１２４は、分離領域１２５により複数の素子形成領域１２６、１２７に区分される。そして、分離領域１２５は、Ｐ型の埋込層１２５ＡとＰ型の拡散層１２５Ｂが連結し、構成される。

素子形成領域１２６にはＮチャネル型ＭＯＳトランジスタ１２１が形成される。Ｎ型の埋込層１２８が、基板１２３及びエピタキシャル層１２４の両領域に渡り形成される。Ｎ型の拡散層１２９が、Ｎ型の埋込層１２８と連結するように、エピタキシャル層１２４に形成される。そして、ドレイン領域としてのＮ型の拡散層１３０、１３１がエピタキシャル層１２４に形成される。バックゲート領域としてのＰ型の拡散層１３２がエピタキシャル層１２４に形成される。Ｐ型の拡散層１３２には、バックゲート導出領域としてのＰ型の拡散層１３３とソース領域としてのＮ型の拡散層１３４が形成される。そして、Ｎ型の拡散層１２９は、Ｎ型の拡散層１３０と重畳して形成されることで、実質、ドレイン電位が印加される。

保護素子１２２は、図１（Ａ）を用いて上述した構造であり、その説明は割愛する。保護素子１２２のＰＮ接合領域１３５は、Ｎチャネル型ＭＯＳトランジスタ１２１内のＰＮ接合領域１３６よりも接合耐圧が低くなるように形成される。そして、ドレイン電極に対し、正のＥＳＤサージ（過電圧）が印加されると、ＰＮ接合領域１３５がブレークダウンし、保護素子１２２へと寄生Ｔｒ６のオン電流Ｉ６が流れ込む。ＰＮ接合領域１３７が連動して動作し、保護素子１２２が駆動する。その結果、上記ＥＳＤサージからＮチャネル型ＭＯＳトランジスタ１２１が保護される。更に、寄生Ｔｒ６のオン電流Ｉ６が、主に、低抵抗領域であるＮ型の拡散層１２９、１３９、Ｎ型の埋込層１２８、１３８及びＰ型の埋込層１２５Ａ（エピタキシャル層１２４の深部側）を流れることで、保護素子１２２が、寄生Ｔｒ６のオン電流Ｉ６による熱破壊から保護される。

次に、図９を用いて拡散抵抗体１４１をＥＳＤサージ等の過電圧から保護する保護素子１４２について説明する。

図示したように、Ｐ型の単結晶シリコン基板１４３上には、Ｎ型のエピタキシャル層１４４が形成される。エピタキシャル層１４４は、分離領域１４５により複数の素子形成領域１４６、１４７に区分される。そして、分離領域１４５は、Ｐ型の埋込層１４５ＡとＰ型の拡散層１４５Ｂが連結し、構成される。

素子形成領域１４６には拡散抵抗体１４１が形成される。Ｎ型の埋込層１４８が、基板１４３及びエピタキシャル層１４４の両領域に渡り形成される。Ｎ型の拡散層１４９が、Ｎ型の埋込層１４８と連結するように、エピタキシャル層１４４に形成される。そして、Ｐ型の拡散層１５０がエピタキシャル層１４４に形成される。そして、Ｎ型の拡散層１４９は、エピタキシャル層１４４に電源電位（Ｖｃｃ）を印加するための拡散層として用いられる。尚、Ｐ型の拡散層１５０には、抵抗体として用いるため高電位（ＶＨ）と低電位（ＶＬ）が印加される。

保護素子１４２は、図１（Ａ）を用いて上述した構造であり、その説明は割愛する。保護素子１４２のＰＮ接合領域１５１は、拡散抵抗体１４１のＰＮ接合領域１５２よりも接合耐圧が低くなるように形成される。そして、Ｎ型の拡散層１４９に電圧を印加する電極に対し、正のＥＳＤサージ（過電圧）が印加されると、ＰＮ接合領域１５１がブレークダウンし、保護素子１４２へと寄生Ｔｒ７のオン電流Ｉ７が流れ込む。ＰＮ接合領域１５３が連動して動作し、保護素子１４２が駆動する。その結果、上記ＥＳＤサージから拡散抵抗体１４１が保護される。更に、寄生Ｔｒ７のオン電流Ｉ７が、主に、低抵抗領域であるＮ型の拡散層１４９、１５５、Ｎ型の埋込層１４８、１５４及びＰ型の埋込層１４５Ａ（エピタキシャル層１４４の深部側）を流れることで、保護素子１４２が、寄生Ｔｒ７のオン電流Ｉ７による熱破壊から保護される。

尚、上述した図４〜図９を用いた説明では、図１（Ａ）に示す分離領域の構造を用いた保護素子について説明したがこの場合に限定するものではない。例えば、上述した図１（Ｂ）〜図２（Ｂ）に示す分離領域の構造を用いた保護素子を用いる場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。

１保護素子
２分離領域
２ＡＰ型の埋込層
３Ｐ型の単結晶シリコン基板
４エピタキシャル層
７Ｎ型の埋込層
９Ｎ型の埋込層
１１ＰＮ接合領域

Claims

半導体層と、
前記半導体層を複数の素子形成領域に区分し、少なくとも２つの拡散層が連結して形成される分離領域と、
前記素子形成領域の１つの領域に形成される半導体素子と、
前記１つの領域内に形成され、前記１つの領域を区画する分離領域と第１のＰＮ接合領域を形成する第１の拡散層と、
前記１つの領域を区画する分離領域の近傍に配置される第２の拡散層とを有し、
前記第１のＰＮ接合領域の接合耐圧は、前記半導体素子の表面側に形成される第２のＰＮ接合領域の接合耐圧より小さく、前記第１の拡散層は、前記分離領域の前記半導体層の深部側の拡散層と連結し、
前記第２の拡散層は、前記分離領域の深部側の拡散層と連結し、第３のＰＮ接合領域を形成し、前記第３のＰＮ接合領域は、前記第１のＰＮ接合領域に連動して電流経路となることを特徴する半導体装置。
前記第１のＰＮ接合領域は、前記１つの領域の周囲に一環状に形成されることを特徴とする請求項１に記載の半導体装置。
前記分離領域は、２つの拡散層が連結して形成され、前記第１のＰＮ接合領域と前記第３のＰＮ接合領域とは、前記半導体層深部側に位置する前記拡散層に形成されることを特徴とする請求項１または請求項２に記載の半導体装置。
前記半導体素子は、バイポーラトランジスタ、ＭＯＳトランジスタまたは拡散抵抗体であることを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。