JP3169844B2 - 半導体装置 - Google Patents
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ＣＭＯＳ構成の
半導体装置に関し、特に入力および出力保護回路として
の保護用抵抗素子を設けた半導体装置に関する。
半導体装置に関し、特に入力および出力保護回路として
の保護用抵抗素子を設けた半導体装置に関する。
【０００２】
【従来の技術】内部回路を保護するために、入力端子と
その内部回路との間に設けられる、保護用抵抗素子を用
いた保護回路の一部構成を図３に示す。図３に示すよう
に、平坦な主面３を有するｐ- 形シリコンからなる基板
１に、まず、ｐ形ウエル５が設けられている。ここに、
ｎチャネル形のＭＯＳ構造となっているトランジスタ５
２が形成されるまた、分離領域を隔てて、第１のｎ形ウ
エル４が設けられ、ここに、ｐチャネル型のＭＯＳ構造
となっているトランジスタ５１が形成される。そして、
ｐ形ウエル５に隣接して第２のｎ形ウエル６が設けら
れ、これが、保護回路としての保護用抵抗素子５３の拡
散層となる。また、選択酸化法（ＬＯＣＯＳ法）によ
り、平坦な主面３から基板１内に形成されたシリコン酸
化膜２で各領域が区画されている。このシリコン酸化膜
２は、基板１内にたとえば４００ｎｍ埋設し、全体の膜
厚が８００ｎｍである。
その内部回路との間に設けられる、保護用抵抗素子を用
いた保護回路の一部構成を図３に示す。図３に示すよう
に、平坦な主面３を有するｐ- 形シリコンからなる基板
１に、まず、ｐ形ウエル５が設けられている。ここに、
ｎチャネル形のＭＯＳ構造となっているトランジスタ５
２が形成されるまた、分離領域を隔てて、第１のｎ形ウ
エル４が設けられ、ここに、ｐチャネル型のＭＯＳ構造
となっているトランジスタ５１が形成される。そして、
ｐ形ウエル５に隣接して第２のｎ形ウエル６が設けら
れ、これが、保護回路としての保護用抵抗素子５３の拡
散層となる。また、選択酸化法（ＬＯＣＯＳ法）によ
り、平坦な主面３から基板１内に形成されたシリコン酸
化膜２で各領域が区画されている。このシリコン酸化膜
２は、基板１内にたとえば４００ｎｍ埋設し、全体の膜
厚が８００ｎｍである。
【０００３】そのトランジスタ５１において、第１のｎ
形ウエル４内の基板１の主面３にｐ+ 形のソース１２，
ｐ+ 形のドレイン１３、およびｎ+ 形の基板コンタクト
領域１１が形成されている。そして、チャネル領域３１
上に、膜厚３０〜５０ｎｍのゲート絶縁膜２１を介し
て、ポリシリコンからなるゲート電極２２が形成され、
そのゲート電極２２の両側にサイドウォール２９が形成
されている。
形ウエル４内の基板１の主面３にｐ+ 形のソース１２，
ｐ+ 形のドレイン１３、およびｎ+ 形の基板コンタクト
領域１１が形成されている。そして、チャネル領域３１
上に、膜厚３０〜５０ｎｍのゲート絶縁膜２１を介し
て、ポリシリコンからなるゲート電極２２が形成され、
そのゲート電極２２の両側にサイドウォール２９が形成
されている。
【０００４】また、トランジスタ５２において、基板１
の主面３からｐ形ウエル５内にｎ+形のソース１５，ド
レインとなるｎ+ 形の不純物領域１６，およびｐ+ 形の
基板コンタクト領域１４が形成されている。そして、チ
ャネル領域３２上に、膜厚３０〜５０ｎｍのゲート絶縁
膜２３を介してポリシリコンからなるゲート電極２４が
形成され、そのゲート電極２４の両側にサイドウォール
２９が形成されている。
の主面３からｐ形ウエル５内にｎ+形のソース１５，ド
レインとなるｎ+ 形の不純物領域１６，およびｐ+ 形の
基板コンタクト領域１４が形成されている。そして、チ
ャネル領域３２上に、膜厚３０〜５０ｎｍのゲート絶縁
膜２３を介してポリシリコンからなるゲート電極２４が
形成され、そのゲート電極２４の両側にサイドウォール
２９が形成されている。
【０００５】また、保護用抵抗素子５３において、第２
のｎ形ウエル６は第１のｎ形ウエル４と同時に拡散形成
されている。ここで、抵抗素子の抵抗値を定める第２の
ｎ形ウエル６の表面領域３３におけるｎ形不純物濃度
は、１×１０15ｃｍ-3である。この主面３から、第２の
ｎ形ウエル６にｎ+ 形の不純物領域１７が形成されてい
る。また、トランジスタ５２のｐ形ウエル５に形成され
た不純物領域１６が第２のｎ形ウエル６内にまで延在し
ている。そして、第２のｎ形ウエル６の電流が流れて抵
抗体としての機能を行う表面領域３３（チャネル）上
に、膜厚１０〜７０ｎｍの絶縁膜２５を介してポリシリ
コンからなる制御電極２６が形成されている。また、そ
の制御電極２６の両側には、サイドウォール２９が形成
されている。
のｎ形ウエル６は第１のｎ形ウエル４と同時に拡散形成
されている。ここで、抵抗素子の抵抗値を定める第２の
ｎ形ウエル６の表面領域３３におけるｎ形不純物濃度
は、１×１０15ｃｍ-3である。この主面３から、第２の
ｎ形ウエル６にｎ+ 形の不純物領域１７が形成されてい
る。また、トランジスタ５２のｐ形ウエル５に形成され
た不純物領域１６が第２のｎ形ウエル６内にまで延在し
ている。そして、第２のｎ形ウエル６の電流が流れて抵
抗体としての機能を行う表面領域３３（チャネル）上
に、膜厚１０〜７０ｎｍの絶縁膜２５を介してポリシリ
コンからなる制御電極２６が形成されている。また、そ
の制御電極２６の両側には、サイドウォール２９が形成
されている。
【０００６】一方、トランジスタ５１のソース１２，基
板コンタクト領域１１，およびゲート電極２２、ならび
に、保護用抵抗素子５３の制御電極２６は、電源ライン
４１に接続されて高電位側の電源電圧である正電圧ＶDD
が供給される。そして、トランジスタ５２のソース１
５，基板コンタクト領域１４，および，ゲート電極２４
は、ＧＮＤライン４４に接続されて低電位側の電源電圧
である接地電位ＶGND に接続されている。また、保護用
抵抗素子５３の不純物領域１７とトランジスタ５１のド
レイン１３は、入力接続点４２および内部回路へ接続す
る出力端子４３との間に接続している。すなわち、上述
した保護回路は、外部入力と内部回路との間にぶら下が
るように接続されている。
板コンタクト領域１１，およびゲート電極２２、ならび
に、保護用抵抗素子５３の制御電極２６は、電源ライン
４１に接続されて高電位側の電源電圧である正電圧ＶDD
が供給される。そして、トランジスタ５２のソース１
５，基板コンタクト領域１４，および，ゲート電極２４
は、ＧＮＤライン４４に接続されて低電位側の電源電圧
である接地電位ＶGND に接続されている。また、保護用
抵抗素子５３の不純物領域１７とトランジスタ５１のド
レイン１３は、入力接続点４２および内部回路へ接続す
る出力端子４３との間に接続している。すなわち、上述
した保護回路は、外部入力と内部回路との間にぶら下が
るように接続されている。
【０００７】以上のように構成することで、外部から異
常電圧が印加された場合、上述した保護回路がスナップ
バックに入り、その異常電圧をＧＮＤライン４４に流す
ようにしている。そして、そのスナップバックが、内部
回路のトランジスタのゲート絶縁膜が破壊される前に入
るようにすることで、内部回路を保護するようにしてい
る。
常電圧が印加された場合、上述した保護回路がスナップ
バックに入り、その異常電圧をＧＮＤライン４４に流す
ようにしている。そして、そのスナップバックが、内部
回路のトランジスタのゲート絶縁膜が破壊される前に入
るようにすることで、内部回路を保護するようにしてい
る。
【０００８】また、トランジスタ５２のドレインとなる
不純物領域１６およびソース１５には、それぞれｎ- 形
領域１６′およびｎ- 形領域１５′が接続形成されてＬ
DD構造となっている。同様に、保護用抵抗素子５３にお
いても、不純物領域１７および不純物領域１６に、制御
電極下の領域をはさんで、それぞれｎ- 形領域１７′お
よびｎ- 形領域１６′が接続形成されてＬDD構造となっ
ている。これらＬDD構造とすることにより、不純物の濃
度をなめらかにして、その箇所にかかる電界を緩和して
いる。なお、それらｎ+ 形不純物領域やｎ+ 形ソース・
ドレインは同時に形成され、ｎ形の表面不純物濃度は５
×１０20ｃｍ-3である。また、ＬDDを構成するｎ- 形領
域の表面不純物濃度は１×１０17ｃｍ-3となっている。
不純物領域１６およびソース１５には、それぞれｎ- 形
領域１６′およびｎ- 形領域１５′が接続形成されてＬ
DD構造となっている。同様に、保護用抵抗素子５３にお
いても、不純物領域１７および不純物領域１６に、制御
電極下の領域をはさんで、それぞれｎ- 形領域１７′お
よびｎ- 形領域１６′が接続形成されてＬDD構造となっ
ている。これらＬDD構造とすることにより、不純物の濃
度をなめらかにして、その箇所にかかる電界を緩和して
いる。なお、それらｎ+ 形不純物領域やｎ+ 形ソース・
ドレインは同時に形成され、ｎ形の表面不純物濃度は５
×１０20ｃｍ-3である。また、ＬDDを構成するｎ- 形領
域の表面不純物濃度は１×１０17ｃｍ-3となっている。
【０００９】また、高速化のためにシリサイドプロセス
を適用して、シリコン酸化膜２およびサイドウォール２
９をマスクとし、ソース・ドレインなどになる各ｐ+ 形
およびｎ+ 形領域の表面に、自己整合的にシリサイド膜
３０が形成されている。同様に、シリコンゲート電極の
上表面にも、サイドウォール２９により自己整合的にシ
リサイド膜３０が形成されている。このシリサイドプロ
セスは、近年、ＣＭＯＳ半導体装置の高速化や微細化に
伴い必要とされている技術である。シリサイド技術は、
ＭＯＳトランジスタの高速化のために、ソース・ドレイ
ンなどのシリコン基板表面やシリコンゲート電極表面に
高融点金属膜を被着し、熱処理を行うことによりこれら
表面にシリサイド薄膜を自己整合的に形成し、その表面
抵抗を下げるプロセスである。
を適用して、シリコン酸化膜２およびサイドウォール２
９をマスクとし、ソース・ドレインなどになる各ｐ+ 形
およびｎ+ 形領域の表面に、自己整合的にシリサイド膜
３０が形成されている。同様に、シリコンゲート電極の
上表面にも、サイドウォール２９により自己整合的にシ
リサイド膜３０が形成されている。このシリサイドプロ
セスは、近年、ＣＭＯＳ半導体装置の高速化や微細化に
伴い必要とされている技術である。シリサイド技術は、
ＭＯＳトランジスタの高速化のために、ソース・ドレイ
ンなどのシリコン基板表面やシリコンゲート電極表面に
高融点金属膜を被着し、熱処理を行うことによりこれら
表面にシリサイド薄膜を自己整合的に形成し、その表面
抵抗を下げるプロセスである。
【００１０】以上説明したように、保護用抵抗素子５３
を設けるようにしているので、トランジスタ５２のドレ
イン１６に入力される信号は、保護用抵抗素子５３を介
することになる。この結果、ドレイン１６に入力される
信号が異常電圧であった場合でも電圧降下を生じ、トラ
ンジスタ５３に直接高いレベルの異常電圧が印加される
ことが防止される。また、シリサイドプロセスを用いて
も、保護用抵抗素子５３の拡散層表面上にはゲート電極
構造（制御電極２６）が設けられているから、この表面
領域にシリサイド膜は形成されない。これにより表面領
域における抵抗値の不所望な低下を回避することができ
るので、サージ電圧の波高を低減するのに十分な所定の
抵抗値が、小面積の拡散層（第２のｎ形ウエル６）で得
られるようになる。
を設けるようにしているので、トランジスタ５２のドレ
イン１６に入力される信号は、保護用抵抗素子５３を介
することになる。この結果、ドレイン１６に入力される
信号が異常電圧であった場合でも電圧降下を生じ、トラ
ンジスタ５３に直接高いレベルの異常電圧が印加される
ことが防止される。また、シリサイドプロセスを用いて
も、保護用抵抗素子５３の拡散層表面上にはゲート電極
構造（制御電極２６）が設けられているから、この表面
領域にシリサイド膜は形成されない。これにより表面領
域における抵抗値の不所望な低下を回避することができ
るので、サージ電圧の波高を低減するのに十分な所定の
抵抗値が、小面積の拡散層（第２のｎ形ウエル６）で得
られるようになる。
【００１１】また、シリサイド膜の形成を回避するため
には、素子分離領域と同様に厚い酸化膜を形成するよう
にしてもよいが、この場合、厚い酸化膜端部に発生する
バーズビークのために余分な面積を必要とする。たとえ
ば、片側０．５μｍ余分に広がってしまう。しかし、保
護用抵抗素子の拡散層の表面領域上には、１０〜７０ｎ
ｍ程度の薄いゲート絶縁膜が形成されているだけであ
り、その無駄な部分を０とすることができる。この結
果、より高集積化を可能にする。また、この厚い酸化膜
の端部における結晶の乱れによるキャリアトラップの不
都合の問題が発生しない。
には、素子分離領域と同様に厚い酸化膜を形成するよう
にしてもよいが、この場合、厚い酸化膜端部に発生する
バーズビークのために余分な面積を必要とする。たとえ
ば、片側０．５μｍ余分に広がってしまう。しかし、保
護用抵抗素子の拡散層の表面領域上には、１０〜７０ｎ
ｍ程度の薄いゲート絶縁膜が形成されているだけであ
り、その無駄な部分を０とすることができる。この結
果、より高集積化を可能にする。また、この厚い酸化膜
の端部における結晶の乱れによるキャリアトラップの不
都合の問題が発生しない。
【００１２】さらに、保護用抵抗素子のゲート電極を固
定電位に維持することにより、抵抗値が安定した保護用
抵抗素子となる。すなわち、一般の保護用抵抗素子の拡
散層表面上には、層間絶縁膜やパシベーション膜などの
何らかの絶縁膜が形成される。この場合、ｎ形の拡散層
のキャリアである電子がシリコン酸化膜などの絶縁膜に
とラップされ、これにより抵抗値を定める拡散層の表面
領域を流れる電流が変化してしまい、出力特性が変動し
てしまう。これに対して、保護用抵抗素子のゲート電極
を、たとえば正電位のＶDDに固定すれば、そのような不
都合が発生しない。
定電位に維持することにより、抵抗値が安定した保護用
抵抗素子となる。すなわち、一般の保護用抵抗素子の拡
散層表面上には、層間絶縁膜やパシベーション膜などの
何らかの絶縁膜が形成される。この場合、ｎ形の拡散層
のキャリアである電子がシリコン酸化膜などの絶縁膜に
とラップされ、これにより抵抗値を定める拡散層の表面
領域を流れる電流が変化してしまい、出力特性が変動し
てしまう。これに対して、保護用抵抗素子のゲート電極
を、たとえば正電位のＶDDに固定すれば、そのような不
都合が発生しない。
【００１３】なお、ここでは、トランジスタ５１とトラ
ンジスタ５２のうち、トランジスタ５２のソースとなる
不純物領域１６と出力端子４３（入力接続点４２）との
間に、保護用抵抗素子５３が設けられている。これに対
して、トランジスタ５１のドレイン１３は、保護用抵抗
素子を通さないで直接入力接続点４２に接続している。
この理由は、ｎチャネルＭＯＳトランジスタの多数キャ
リアは電子で、そのモビリティは大きくスナップバック
に入りやすく、ｐウエルの電位（基板の電位）が上がり
ＥＳＤ耐圧が低下しやすい。これに対して、ｐチャネル
ＭＯＳトランジスタでは、正孔が多数キャリアのため、
スナップバックに入りにくいので、ＥＳＤに関してはｎ
チャネルＭＯＳトランジスタよりもその耐圧が大きくな
っているからである。しかし、ｐチャネルＭＯＳトラン
ジスタに対しても、保護用の抵抗素子を適用した方がよ
り信頼性が向上する。
ンジスタ５２のうち、トランジスタ５２のソースとなる
不純物領域１６と出力端子４３（入力接続点４２）との
間に、保護用抵抗素子５３が設けられている。これに対
して、トランジスタ５１のドレイン１３は、保護用抵抗
素子を通さないで直接入力接続点４２に接続している。
この理由は、ｎチャネルＭＯＳトランジスタの多数キャ
リアは電子で、そのモビリティは大きくスナップバック
に入りやすく、ｐウエルの電位（基板の電位）が上がり
ＥＳＤ耐圧が低下しやすい。これに対して、ｐチャネル
ＭＯＳトランジスタでは、正孔が多数キャリアのため、
スナップバックに入りにくいので、ＥＳＤに関してはｎ
チャネルＭＯＳトランジスタよりもその耐圧が大きくな
っているからである。しかし、ｐチャネルＭＯＳトラン
ジスタに対しても、保護用の抵抗素子を適用した方がよ
り信頼性が向上する。
【００１４】
【発明が解決しようとする課題】しかしながら、上述し
た従来の構成では、以下に説明するように不都合があっ
た。上述した構成では、保護用抵抗素子５３の制御電極
２６が、電源ライン４１に接続されて高電位側の電源電
圧である正電圧ＶDDに固定されている。このため、電源
ライン４１の電位が０〜ＶDDで変化するのに応じて、第
２のｎ形ウエル６と制御電極２６との間の電位がＶDD〜
０と変化する。そして、これに応じてｎ形ウエル抵抗値
も変化してしまい、従来の構成では設計がしづらいとい
う問題があった。
た従来の構成では、以下に説明するように不都合があっ
た。上述した構成では、保護用抵抗素子５３の制御電極
２６が、電源ライン４１に接続されて高電位側の電源電
圧である正電圧ＶDDに固定されている。このため、電源
ライン４１の電位が０〜ＶDDで変化するのに応じて、第
２のｎ形ウエル６と制御電極２６との間の電位がＶDD〜
０と変化する。そして、これに応じてｎ形ウエル抵抗値
も変化してしまい、従来の構成では設計がしづらいとい
う問題があった。
【００１５】また、電源ライン４１の電位がほぼ接地電
位となるような場合で、ＧＮＤライン４４に対して正の
サージが印加される状況を考える。この状態で電源ライ
ン４２の電位が上昇すると、第２のｎ形ウエル６と制御
電極２６の間の薄い絶縁膜２５にストレスがかかり、絶
縁膜２５にキャリアがトラップされる。このようにキャ
リアがトラップされると、ｎ形ウエル抵抗値が変化して
しまう。そして、最悪の場合その絶縁膜２５の破壊に至
る。
位となるような場合で、ＧＮＤライン４４に対して正の
サージが印加される状況を考える。この状態で電源ライ
ン４２の電位が上昇すると、第２のｎ形ウエル６と制御
電極２６の間の薄い絶縁膜２５にストレスがかかり、絶
縁膜２５にキャリアがトラップされる。このようにキャ
リアがトラップされると、ｎ形ウエル抵抗値が変化して
しまう。そして、最悪の場合その絶縁膜２５の破壊に至
る。
【００１６】また、従来では、保護用抵抗素子を設ける
ようにしているので、場合によっては内部回路に対して
より高い電位が入力されることもある。従来の構成で
は、サージが印加されたとき、保護用抵抗素子に流れ込
む電流による電圧上昇により、内部回路により高い電圧
が入力される場合がある。この場合、最悪の場合、内部
回路の保護にならず、内部回路のトランジスタのゲート
絶縁膜を破壊してしまうこともある。
ようにしているので、場合によっては内部回路に対して
より高い電位が入力されることもある。従来の構成で
は、サージが印加されたとき、保護用抵抗素子に流れ込
む電流による電圧上昇により、内部回路により高い電圧
が入力される場合がある。この場合、最悪の場合、内部
回路の保護にならず、内部回路のトランジスタのゲート
絶縁膜を破壊してしまうこともある。
【００１７】この発明は、以上のような問題点を解消す
るためになされたものであり、より設計がしやすく、ど
のような場合でも保護回路として機能することができる
ようにすることを目的とする。
るためになされたものであり、より設計がしやすく、ど
のような場合でも保護回路として機能することができる
ようにすることを目的とする。
【００１８】
【課題を解決するための手段】この発明の半導体装置
は、電界効果トランジスタに、そのドレイン（第２の拡
散層）と所定距離離れて半導体基板表面に形成された第
１導電形の第３の拡散層と，第２および第３の拡散層に
挾まれた領域の半導体基板上に絶縁膜を介して形成され
た制御電極と，第２および第３の拡散層に挾まれた領域
の半導体基板表面に第２および第３の拡散層に接触して
形成された第１導電形のウエルとからなる保護用抵抗素
子を接続した。そして、制御電極は第３の拡散層と同電
位となるように接続し、ウエルは第２および第３の拡散
層より低い不純物濃度とした。以上のように構成したの
で、電界効果トランジスタのドレインに入力される信号
は、保護用抵抗素子を介するので、その信号が異常電圧
であった場合でも電圧降下を生じ、電界効果トランジス
タに直接高いレベルの異常電圧が印加されることが防止
される。そして、抵抗として機能するウエルの抵抗値が
あまり変化しない。
は、電界効果トランジスタに、そのドレイン（第２の拡
散層）と所定距離離れて半導体基板表面に形成された第
１導電形の第３の拡散層と，第２および第３の拡散層に
挾まれた領域の半導体基板上に絶縁膜を介して形成され
た制御電極と，第２および第３の拡散層に挾まれた領域
の半導体基板表面に第２および第３の拡散層に接触して
形成された第１導電形のウエルとからなる保護用抵抗素
子を接続した。そして、制御電極は第３の拡散層と同電
位となるように接続し、ウエルは第２および第３の拡散
層より低い不純物濃度とした。以上のように構成したの
で、電界効果トランジスタのドレインに入力される信号
は、保護用抵抗素子を介するので、その信号が異常電圧
であった場合でも電圧降下を生じ、電界効果トランジス
タに直接高いレベルの異常電圧が印加されることが防止
される。そして、抵抗として機能するウエルの抵抗値が
あまり変化しない。
【００１９】
【発明の実施の形態】以下この発明の実施の形態を図を
参照して説明する。 実施の形態１ 図１は、この発明の実施の形態１における半導体装置の
構成を示す構成図である。図１（ａ）に示すように、こ
の実施の形態１では、制御電極２６が不純物領域１７に
接続されるようにした。そして、それ以外は、前述した
従来の構成と同様であり、基板１の素子分離のためのシ
リコン酸化膜２で区画された領域内の所定位置に、第１
のｎ形ウエル４，ｐ形ウエル５，およびそのｐ形ウエル
５に隣接して第２のｎ形ウエル６が形成されている。こ
の第２のｎ形ウエル６は、最低限、制御電極２６下の不
純物領域１６，１７に挾まれた領域に、その不純物領域
１６，１７に接して形成されていればよい。そして、第
１のｎ形ウエル４上にトランジスタ５１が形成され、ｐ
形ウエル５上にトランジスタ５２が形成され、第２のｎ
形ウエル６上に保護用抵抗素子５３が形成されている。
参照して説明する。 実施の形態１ 図１は、この発明の実施の形態１における半導体装置の
構成を示す構成図である。図１（ａ）に示すように、こ
の実施の形態１では、制御電極２６が不純物領域１７に
接続されるようにした。そして、それ以外は、前述した
従来の構成と同様であり、基板１の素子分離のためのシ
リコン酸化膜２で区画された領域内の所定位置に、第１
のｎ形ウエル４，ｐ形ウエル５，およびそのｐ形ウエル
５に隣接して第２のｎ形ウエル６が形成されている。こ
の第２のｎ形ウエル６は、最低限、制御電極２６下の不
純物領域１６，１７に挾まれた領域に、その不純物領域
１６，１７に接して形成されていればよい。そして、第
１のｎ形ウエル４上にトランジスタ５１が形成され、ｐ
形ウエル５上にトランジスタ５２が形成され、第２のｎ
形ウエル６上に保護用抵抗素子５３が形成されている。
【００２０】そのトランジスタ５１においては、ｐ+ 形
のソース１２，ｐ+ 形のドレイン１３、およびそれらの
間のチャネル領域３１上に、ゲート絶縁膜２１を介して
ゲート電極２２が形成されている。この、ゲート電極２
２の両側には、サイドウォール２９が形成されている。
そして、ソース１２，ドレイン１３，および，ゲート電
極２２上面には、シリサイド膜３０が形成されている。
加えて、第１のｎ形ウエル４領域には、ｎ+ 形の基板コ
ンタクト領域１１が形成されている。
のソース１２，ｐ+ 形のドレイン１３、およびそれらの
間のチャネル領域３１上に、ゲート絶縁膜２１を介して
ゲート電極２２が形成されている。この、ゲート電極２
２の両側には、サイドウォール２９が形成されている。
そして、ソース１２，ドレイン１３，および，ゲート電
極２２上面には、シリサイド膜３０が形成されている。
加えて、第１のｎ形ウエル４領域には、ｎ+ 形の基板コ
ンタクト領域１１が形成されている。
【００２１】またトランジスタ５２は、ｎ+ 形のソース
１５，ドレインとなるｎ+ 形の不純物領域１６，および
それらの間のチャネル領域３２上に、ゲート絶縁膜２３
を介してゲート電極２４が形成されている。このゲート
電極２４の両側にも、サイドウォール２９が形成されて
いる。なお、不純物領域１６は、隣接する第２のｎ形ウ
エル６の形成領域にまで入り込んで形成されている。そ
して、このトランジスタ５２においても、ソース１５，
ｎ+ 形の不純物領域１６，およびゲート電極２３上面に
は、シリサイド膜３０が形成されている。加えて、ｐ形
ウエル５領域には、ｐ+ 形の基板コンタクト領域１４が
形成されている。
１５，ドレインとなるｎ+ 形の不純物領域１６，および
それらの間のチャネル領域３２上に、ゲート絶縁膜２３
を介してゲート電極２４が形成されている。このゲート
電極２４の両側にも、サイドウォール２９が形成されて
いる。なお、不純物領域１６は、隣接する第２のｎ形ウ
エル６の形成領域にまで入り込んで形成されている。そ
して、このトランジスタ５２においても、ソース１５，
ｎ+ 形の不純物領域１６，およびゲート電極２３上面に
は、シリサイド膜３０が形成されている。加えて、ｐ形
ウエル５領域には、ｐ+ 形の基板コンタクト領域１４が
形成されている。
【００２２】これらトランジスタ５１およびトランジス
タ５２は、素子分離領域２をはさんで形成されている
が、保護用抵抗素子５３はトランジスタ５２に連続して
形成されている。すなわち、この保護用抵抗素子５３
は、トランジスタ５２にとってドレインとなっている不
純物領域１６，不純物領域１７，およびそれらの間の表
面領域３３上に、薄い絶縁膜２５を介して形成された制
御電極２６から構成されている。また、その制御電極２
６の両側には、サイドウォール２９が形成されている。
ここで、保護用抵抗素子５３の構成をみると、制御電極
２６と不純物領域１６および不純物領域１７、そして、
制御電極２６が形成されている絶縁膜２５下の表面領域
３３とからなるＭＯＳトランジスタの構成をしている。
タ５２は、素子分離領域２をはさんで形成されている
が、保護用抵抗素子５３はトランジスタ５２に連続して
形成されている。すなわち、この保護用抵抗素子５３
は、トランジスタ５２にとってドレインとなっている不
純物領域１６，不純物領域１７，およびそれらの間の表
面領域３３上に、薄い絶縁膜２５を介して形成された制
御電極２６から構成されている。また、その制御電極２
６の両側には、サイドウォール２９が形成されている。
ここで、保護用抵抗素子５３の構成をみると、制御電極
２６と不純物領域１６および不純物領域１７、そして、
制御電極２６が形成されている絶縁膜２５下の表面領域
３３とからなるＭＯＳトランジスタの構成をしている。
【００２３】そして、トランジスタ５１のソース１２，
基板コンタクト領域１１，およびゲート電極２２は、電
源ライン４１に接続されて高電位側の電源電圧である正
電圧ＶDDが供給される。また、トランジスタ５２のソー
ス１５，基板コンタクト領域１４，および，ゲート電極
２４は、ＧＮＤライン４４に接続されて低電位側の電源
電圧である接地電位ＶGND に接続されている。そして、
この実施の形態１では、保護用抵抗素子５３の制御電極
２６，不純物領域１７，およびトランジスタ５１のドレ
イン３０が、入力接続点４２に接続しており、それらに
外部からの信号が入力される。また、トランジスタ５１
のｐ+ 形ドレイン１３が、内部回路へ接続する出力端子
４３に接続されている。
基板コンタクト領域１１，およびゲート電極２２は、電
源ライン４１に接続されて高電位側の電源電圧である正
電圧ＶDDが供給される。また、トランジスタ５２のソー
ス１５，基板コンタクト領域１４，および，ゲート電極
２４は、ＧＮＤライン４４に接続されて低電位側の電源
電圧である接地電位ＶGND に接続されている。そして、
この実施の形態１では、保護用抵抗素子５３の制御電極
２６，不純物領域１７，およびトランジスタ５１のドレ
イン３０が、入力接続点４２に接続しており、それらに
外部からの信号が入力される。また、トランジスタ５１
のｐ+ 形ドレイン１３が、内部回路へ接続する出力端子
４３に接続されている。
【００２４】以上示したように接続することで、電源ラ
イン４１の電位がほぼ接地電位となるような場合に、Ｇ
ＮＤライン４４に対して正のサージが印加されても、制
御電極２６は不純物領域１７と同電位にしているため、
絶縁膜２５にストレスがかかることがない。また、第２
のｎ形ウエル６と制御電極２６の間の電位差は最大で１
／１０ＶDD程度であり、保護用抵抗素子の抵抗としての
第２のｎ形ウエル６の抵抗値の変化は微小であり、設計
が容易になる。
イン４１の電位がほぼ接地電位となるような場合に、Ｇ
ＮＤライン４４に対して正のサージが印加されても、制
御電極２６は不純物領域１７と同電位にしているため、
絶縁膜２５にストレスがかかることがない。また、第２
のｎ形ウエル６と制御電極２６の間の電位差は最大で１
／１０ＶDD程度であり、保護用抵抗素子の抵抗としての
第２のｎ形ウエル６の抵抗値の変化は微小であり、設計
が容易になる。
【００２５】ここで、その抵抗値の変化に関して説明す
る。抵抗としての第２のｎ形ウエル６の電気伝導度は、
主に電子（キャリア）のドリフト電流で決定される。こ
のドリフト電流Ｉｅは、以下の（１）式により定義され
る。 Ｉｅ＝ｅ・ｎ・μｅ・Ｆ＝ｅ・ｎ・ｖｅ・・・（１） なお、ｅは素電荷、ｎは電子の密度、μｅは電子の移動
度、ｖｅはドリフト速度、Ｆは電界である。なお電界Ｆ
は、この場合（ドレイン電圧−ソース電圧）／ゲート長
である。
る。抵抗としての第２のｎ形ウエル６の電気伝導度は、
主に電子（キャリア）のドリフト電流で決定される。こ
のドリフト電流Ｉｅは、以下の（１）式により定義され
る。 Ｉｅ＝ｅ・ｎ・μｅ・Ｆ＝ｅ・ｎ・ｖｅ・・・（１） なお、ｅは素電荷、ｎは電子の密度、μｅは電子の移動
度、ｖｅはドリフト速度、Ｆは電界である。なお電界Ｆ
は、この場合（ドレイン電圧−ソース電圧）／ゲート長
である。
【００２６】そして、電子の密度は、制御電極２６と第
２のｎ形ウエル６の電位差で変化し、ゲート電圧がドレ
イン電圧より大きい場合は、ゲート電極下の領域に電子
の蓄積層が形成されるため電子の密度が増加する。すな
わち、ゲート電圧に対してドレイン電圧が変化すると、
制御電極２６下の電子密度が変化し、第２のｎ形ウエル
６におけるドリフト電流が変化する。そして、この結
果、第２のｎ形ウエル６の電気伝導度が変化することに
なり、第２のｎ形ウエル６の抵抗値が変化することにな
る。しかし、上述したように、この実施の形態１によれ
ば、制御電極２６は不純物領域１７（ドレイン）に接続
され同電位となっているので、第２のｎ形ウエル６の抵
抗値が変化することがない。
２のｎ形ウエル６の電位差で変化し、ゲート電圧がドレ
イン電圧より大きい場合は、ゲート電極下の領域に電子
の蓄積層が形成されるため電子の密度が増加する。すな
わち、ゲート電圧に対してドレイン電圧が変化すると、
制御電極２６下の電子密度が変化し、第２のｎ形ウエル
６におけるドリフト電流が変化する。そして、この結
果、第２のｎ形ウエル６の電気伝導度が変化することに
なり、第２のｎ形ウエル６の抵抗値が変化することにな
る。しかし、上述したように、この実施の形態１によれ
ば、制御電極２６は不純物領域１７（ドレイン）に接続
され同電位となっているので、第２のｎ形ウエル６の抵
抗値が変化することがない。
【００２７】以上説明したように、この実施の形態１に
よれば、制御電極２６を不純物領域１７に接続するよう
にしたので、保護用抵抗素子の抵抗としての機能を発現
する第２のｎ形ウエル６の抵抗値がほとんど変化するこ
とがないまた、ＧＮＤライン４４に対して正のサージが
印加されるような場合でも、絶縁膜２５にストレスがか
かることがない。また、この実施の形態１では、不純物
領域１６より内部回路への入力を取り出すようにしてい
るので、保護用抵抗素子５３があっても、内部回路に対
して不必要に高い電位が印加されることがなくなる。
よれば、制御電極２６を不純物領域１７に接続するよう
にしたので、保護用抵抗素子の抵抗としての機能を発現
する第２のｎ形ウエル６の抵抗値がほとんど変化するこ
とがないまた、ＧＮＤライン４４に対して正のサージが
印加されるような場合でも、絶縁膜２５にストレスがか
かることがない。また、この実施の形態１では、不純物
領域１６より内部回路への入力を取り出すようにしてい
るので、保護用抵抗素子５３があっても、内部回路に対
して不必要に高い電位が印加されることがなくなる。
【００２８】なお、制御電極２６と不純物領域１７との
接続は、第２のｎ形ウエル６の領域で行うようにした方
がよい。これは、ＧＮＤライン４４に対して正のサージ
が印加されるような場合に、その接続部（コンタクト
部）が第２のｎ形ウエル６以外のｐ形領域上にあると、
そのｐ形領域はＧＮＤ電位に固定されており、制御電極
２６との接続部との間に高電界が加わり、その接続部が
破壊されることがある。一方、制御電極２６の接続を第
２のｎ形ウエル６上の領域で行えば、第２のｎ形ウエル
６と接続部とは同電位のため、その接続部が破壊される
ことはない。
接続は、第２のｎ形ウエル６の領域で行うようにした方
がよい。これは、ＧＮＤライン４４に対して正のサージ
が印加されるような場合に、その接続部（コンタクト
部）が第２のｎ形ウエル６以外のｐ形領域上にあると、
そのｐ形領域はＧＮＤ電位に固定されており、制御電極
２６との接続部との間に高電界が加わり、その接続部が
破壊されることがある。一方、制御電極２６の接続を第
２のｎ形ウエル６上の領域で行えば、第２のｎ形ウエル
６と接続部とは同電位のため、その接続部が破壊される
ことはない。
【００２９】ところで、上述では、電源側の保護のため
のＣＭＯＳ構成のトランジスタによる保護回路に関して
示したが、これに限るものではない。図１（ｂ）に示す
ように、この実施の形態の構成を、信号出力側の保護に
用いるようにしてもよい。すなわち、図１（ｂ）に示す
ように、ソース１２および基板コンタクト領域１１が電
源ライン４１に接続し、ゲート電極２２およびゲート電
極２４が入力接続点４２に接続し、ソース１５および基
板コンタクト領域２４がＧＮＤライン４４に接続されて
低電位側の電源電圧である接地電位ＶGND に接続する。
また、ドレイン１３，不純物領域１７，および，制御電
極２６が、出力端子４３に接続する。すなわち、図１
（ｂ）の構成は、入力接続点４２より入力した内部から
の信号を出力するＣＭＯＳ構成のトランジスタであり、
かつ、出力端子４３から混入するサージに対する保護回
路となる。
のＣＭＯＳ構成のトランジスタによる保護回路に関して
示したが、これに限るものではない。図１（ｂ）に示す
ように、この実施の形態の構成を、信号出力側の保護に
用いるようにしてもよい。すなわち、図１（ｂ）に示す
ように、ソース１２および基板コンタクト領域１１が電
源ライン４１に接続し、ゲート電極２２およびゲート電
極２４が入力接続点４２に接続し、ソース１５および基
板コンタクト領域２４がＧＮＤライン４４に接続されて
低電位側の電源電圧である接地電位ＶGND に接続する。
また、ドレイン１３，不純物領域１７，および，制御電
極２６が、出力端子４３に接続する。すなわち、図１
（ｂ）の構成は、入力接続点４２より入力した内部から
の信号を出力するＣＭＯＳ構成のトランジスタであり、
かつ、出力端子４３から混入するサージに対する保護回
路となる。
【００３０】実施の形態２ 以下、この発明の第２の実施の形態について、図２を用
いて説明する。この実施の形態２では、図２（ａ）に示
すように、トランジスタ５２のソース１５下に、第３の
ｎ形ウエル５′を設けるようにしたものである。そし
て、基板１の素子分離のためのシリコン酸化膜２で区画
された領域内の所定位置に、第１のｎ形ウエル４，ｐ形
ウエル５，およびそのｐ形ウエル５に隣接して第２のｎ
形ウエル６が形成されている。加えて、この実施の形態
２においては、トランジスタ５１の形成領域と、トラン
ジスタ５２および保護用抵抗素子の領域が、それぞれガ
ードリング１１ａ，１４ａで囲われている。このガード
リング１１ａは基板の周面より形成されたｎ+不純物領
域でり、ガードリング１４ａは基板１の主面３より形成
されたｐ+ 不純物領域である。
いて説明する。この実施の形態２では、図２（ａ）に示
すように、トランジスタ５２のソース１５下に、第３の
ｎ形ウエル５′を設けるようにしたものである。そし
て、基板１の素子分離のためのシリコン酸化膜２で区画
された領域内の所定位置に、第１のｎ形ウエル４，ｐ形
ウエル５，およびそのｐ形ウエル５に隣接して第２のｎ
形ウエル６が形成されている。加えて、この実施の形態
２においては、トランジスタ５１の形成領域と、トラン
ジスタ５２および保護用抵抗素子の領域が、それぞれガ
ードリング１１ａ，１４ａで囲われている。このガード
リング１１ａは基板の周面より形成されたｎ+不純物領
域でり、ガードリング１４ａは基板１の主面３より形成
されたｐ+ 不純物領域である。
【００３１】このガードリング１１ａは、図２（ｂ）の
平面図に示すように、ｐチャネル型のＭＯＳ構造となっ
ているトランジスタを囲うように形成され、ガードリン
グ１４ａは、ｎチャネルＭＯＳ構造となっているトラン
ジスタおよび保護用抵抗素子を囲うように形成されてい
る。ここで、図示していないが、例えば、ソース１２，
１５やドレイン１３には、シリサイド膜３０を介してそ
れぞれの電極配線が引出されている。そして、それぞれ
の電極配線は、その接続領域において、所定の大きさの
コンタクト複数個で接続されている。なお、その接続領
域ほぼ全域に１つのコンタクトで、それぞれの電極配線
を接続するようにしてもよい。このようにすることで、
コンタクト部での電流集中が緩和でき、電流を均一に流
すことができるため、よりいっそう高い保護能力が得ら
れる。
平面図に示すように、ｐチャネル型のＭＯＳ構造となっ
ているトランジスタを囲うように形成され、ガードリン
グ１４ａは、ｎチャネルＭＯＳ構造となっているトラン
ジスタおよび保護用抵抗素子を囲うように形成されてい
る。ここで、図示していないが、例えば、ソース１２，
１５やドレイン１３には、シリサイド膜３０を介してそ
れぞれの電極配線が引出されている。そして、それぞれ
の電極配線は、その接続領域において、所定の大きさの
コンタクト複数個で接続されている。なお、その接続領
域ほぼ全域に１つのコンタクトで、それぞれの電極配線
を接続するようにしてもよい。このようにすることで、
コンタクト部での電流集中が緩和でき、電流を均一に流
すことができるため、よりいっそう高い保護能力が得ら
れる。
【００３２】なお、図２（ｂ）では、ｐチャネル型のＭ
ＯＳ構造となっているトランジスタが２つ、そして、ｎ
チャネル形のＭＯＳ構造となっているトランジスタおよ
び保護用抵抗素子が２組で構成された状態を示してい
る。すなわち、ガードリング１１ａに囲われた第１のｎ
形ウエル４上の領域内に、ソース１２ａ，ドレイン１
３，およびゲート電極２２ａからなるトランジスタと、
ソース１２，ドレイン１３，およびゲート電極２２から
なるトランジスタが形成されている。
ＯＳ構造となっているトランジスタが２つ、そして、ｎ
チャネル形のＭＯＳ構造となっているトランジスタおよ
び保護用抵抗素子が２組で構成された状態を示してい
る。すなわち、ガードリング１１ａに囲われた第１のｎ
形ウエル４上の領域内に、ソース１２ａ，ドレイン１
３，およびゲート電極２２ａからなるトランジスタと、
ソース１２，ドレイン１３，およびゲート電極２２から
なるトランジスタが形成されている。
【００３３】また、ガードリング１４ａに囲われた領域
内では、まず、ｐ形ウエル５およびｐ形ウエル５ａの上
に、ソース１５，ドレインとなる不純物領域１６，ゲー
ト電極２４からなるトランジスタ、および、ソース１５
ａ，ドレインとなる不純物領域１６ａ，ゲート電極２４
ａからなるトランジスタがそれぞれ形成されている。加
えて、第２のｎ形ウエル６の上に、不純物領域１６，不
純物領域１７，制御電極２６からなる保護用抵抗素子
と、不純物領域１６ａ，不純物領域１７，制御電極２６
ａからなる保護用抵抗素子が形成されている。そして、
この実施の形態２では、ｎチャネル形のＭＯＳ構造とな
っているトランジスタのソース下に第３のｎ形ウエル
５′が設けられている。この第３のｎ形ウエル５′は、
ソース１５より不純物濃度が低くなっている。なお、図
２（ａ）は、図２（ｂ）におけるＡＡ′における断面を
示している。
内では、まず、ｐ形ウエル５およびｐ形ウエル５ａの上
に、ソース１５，ドレインとなる不純物領域１６，ゲー
ト電極２４からなるトランジスタ、および、ソース１５
ａ，ドレインとなる不純物領域１６ａ，ゲート電極２４
ａからなるトランジスタがそれぞれ形成されている。加
えて、第２のｎ形ウエル６の上に、不純物領域１６，不
純物領域１７，制御電極２６からなる保護用抵抗素子
と、不純物領域１６ａ，不純物領域１７，制御電極２６
ａからなる保護用抵抗素子が形成されている。そして、
この実施の形態２では、ｎチャネル形のＭＯＳ構造とな
っているトランジスタのソース下に第３のｎ形ウエル
５′が設けられている。この第３のｎ形ウエル５′は、
ソース１５より不純物濃度が低くなっている。なお、図
２（ａ）は、図２（ｂ）におけるＡＡ′における断面を
示している。
【００３４】以上説明したように、ガードリング構造を
用いるようにしても、前記実施の形態１と同様に、制御
電極２６を不純物領域１７に接続するようにしたので、
保護用抵抗素子の抵抗としての機能を発現する第２のｎ
形ウエル６の抵抗値がほとんど変化することはない。ま
た、ＧＮＤライン４４に対して正のサージが印加される
ような場合でも、絶縁膜２５にストレスがかかることが
ない。また、従来の構成では、サージが印加されたと
き、保護用抵抗素子に流れ込む電流による電圧上昇によ
り、内部回路により高い電圧が入力される場合がある。
これに対して、上記実施の形態１と同様に、不純物領域
１６より内部回路への入力を取り出すようにしているの
で、保護用抵抗素子５３があっても、内部回路に対して
不必要に高い電位が印加されることがなくなる。
用いるようにしても、前記実施の形態１と同様に、制御
電極２６を不純物領域１７に接続するようにしたので、
保護用抵抗素子の抵抗としての機能を発現する第２のｎ
形ウエル６の抵抗値がほとんど変化することはない。ま
た、ＧＮＤライン４４に対して正のサージが印加される
ような場合でも、絶縁膜２５にストレスがかかることが
ない。また、従来の構成では、サージが印加されたと
き、保護用抵抗素子に流れ込む電流による電圧上昇によ
り、内部回路により高い電圧が入力される場合がある。
これに対して、上記実施の形態１と同様に、不純物領域
１６より内部回路への入力を取り出すようにしているの
で、保護用抵抗素子５３があっても、内部回路に対して
不必要に高い電位が印加されることがなくなる。
【００３５】また、この実施の形態２では、第３のｎ形
ウエル５′を設けるようにしたので、保護回路としてよ
り安全性を向上させることができる。すなわち、この半
導体装置による保護回路では、ＧＮＤライン４４に対し
て正のサージが加わった場合に、以下に示すようにして
サージを抜くことができる。まず、ＧＮＤライン４４に
対して正のサージが加わると、トランジスタ５２のドレ
インとなる不純物領域１６のゲート端がブレイクダウン
を起こし、入力接続点４２−第２のｎ形ウエル６−不純
物領域１６−ｐ形ウエル５（基板１）−基板コンタクト
（ガードリング１４ａ）の経路でサージが流れる。
ウエル５′を設けるようにしたので、保護回路としてよ
り安全性を向上させることができる。すなわち、この半
導体装置による保護回路では、ＧＮＤライン４４に対し
て正のサージが加わった場合に、以下に示すようにして
サージを抜くことができる。まず、ＧＮＤライン４４に
対して正のサージが加わると、トランジスタ５２のドレ
インとなる不純物領域１６のゲート端がブレイクダウン
を起こし、入力接続点４２−第２のｎ形ウエル６−不純
物領域１６−ｐ形ウエル５（基板１）−基板コンタクト
（ガードリング１４ａ）の経路でサージが流れる。
【００３６】ここで、ｐ形ウエル５の抵抗により、ｐ形
ウエル５に流れる電流が増加すると、ｐ形ウエル５の電
位がＧＮＤ電位より上昇する。ｐウエル５の電位が上昇
し、ソース１５とｐウエル５で形成されるｐｎ接合（ダ
イオード）の電位差がビルトインポテンシャルを越して
順バイアスとなる。このｐｎ接合が順バイアスとなる
と、このトランジスタ５２におけるドレイン−ｐウエル
−ソースで形成される寄生のｎｐｎバイポーラトランジ
スタがオンし、入力接続点４２−第２のｎ形ウエル６−
不純物領域１６−ｐ形ウエル５−ソース１５という経路
でもサージが流れ出す（スナップバック）。
ウエル５に流れる電流が増加すると、ｐ形ウエル５の電
位がＧＮＤ電位より上昇する。ｐウエル５の電位が上昇
し、ソース１５とｐウエル５で形成されるｐｎ接合（ダ
イオード）の電位差がビルトインポテンシャルを越して
順バイアスとなる。このｐｎ接合が順バイアスとなる
と、このトランジスタ５２におけるドレイン−ｐウエル
−ソースで形成される寄生のｎｐｎバイポーラトランジ
スタがオンし、入力接続点４２−第２のｎ形ウエル６−
不純物領域１６−ｐ形ウエル５−ソース１５という経路
でもサージが流れ出す（スナップバック）。
【００３７】このｐ形ウエル５（基板１）−トランジス
タ５２のｐｎ接合間における降伏は、その接合における
ビルトインポテンシャルが低いほど起きやすい。ここ
で、ソース１５のしたにそれより低濃度の第３のｎ形ウ
エル５′を設けておけば、第３のｎ形ウエル５′とｐ形
ウエル５（基板１）との間の界面に、ビルトインポテン
シャルのより低い状態が形成される。この結果、その界
面に形成されるダイオードが順バイアスとなりやすくな
り、結果としてよりスナップバックに入りやすくなる。
タ５２のｐｎ接合間における降伏は、その接合における
ビルトインポテンシャルが低いほど起きやすい。ここ
で、ソース１５のしたにそれより低濃度の第３のｎ形ウ
エル５′を設けておけば、第３のｎ形ウエル５′とｐ形
ウエル５（基板１）との間の界面に、ビルトインポテン
シャルのより低い状態が形成される。この結果、その界
面に形成されるダイオードが順バイアスとなりやすくな
り、結果としてよりスナップバックに入りやすくなる。
【００３８】なお、前述したように、この発明の半導体
装置の構成は、入力保護だけに限るものではなく、出力
の保護にも適用できる。また、入力保護回路で保護して
いる内部回路においても、前述したように保護用抵抗素
子を接続した構成としてもよいことはいうまでもない。
また、上記実施の形態１，２では、たとえば、各トラン
ジスタを１つまたは２つずつ配置するようにしている
が、これらに限るものではない。各トランジスタが３個
以上複数並列に配置した状態として、用いるようにして
もよい。
装置の構成は、入力保護だけに限るものではなく、出力
の保護にも適用できる。また、入力保護回路で保護して
いる内部回路においても、前述したように保護用抵抗素
子を接続した構成としてもよいことはいうまでもない。
また、上記実施の形態１，２では、たとえば、各トラン
ジスタを１つまたは２つずつ配置するようにしている
が、これらに限るものではない。各トランジスタが３個
以上複数並列に配置した状態として、用いるようにして
もよい。
【００３９】１つのトランジスタで構成しようとする
と、ゲート幅を大きくしていくことになるが、これで
は、素子の配置がいびつになり集積度の向上を阻害す
る。これに対して、トランジスタを複数用いることで、
より集積度を向上させることが可能となる。ただし、こ
の場合、保護用抵抗素子に接続するトランジスタがスナ
ップバックに入った状態でそれが破壊する電圧より、ス
ナップバックにはいる電圧が小さくなるように、各保護
用抵抗素子の抵抗値は設定しておく必要がある。
と、ゲート幅を大きくしていくことになるが、これで
は、素子の配置がいびつになり集積度の向上を阻害す
る。これに対して、トランジスタを複数用いることで、
より集積度を向上させることが可能となる。ただし、こ
の場合、保護用抵抗素子に接続するトランジスタがスナ
ップバックに入った状態でそれが破壊する電圧より、ス
ナップバックにはいる電圧が小さくなるように、各保護
用抵抗素子の抵抗値は設定しておく必要がある。
【００４０】すなわち、このように保護用抵抗素子を接
続して、スナップバックに入ってから破壊するまでの電
圧を、スナップバックに入る電圧以下とすれば、１つの
トランジスタが先にスナップバックに入った状態でも、
複数に分割した他のトランジスタもスナップバックに入
れるようになる。そして、複数のトランジスタが全てス
ナップバックにはいるようになれば、サージを均一に分
散させることができる。
続して、スナップバックに入ってから破壊するまでの電
圧を、スナップバックに入る電圧以下とすれば、１つの
トランジスタが先にスナップバックに入った状態でも、
複数に分割した他のトランジスタもスナップバックに入
れるようになる。そして、複数のトランジスタが全てス
ナップバックにはいるようになれば、サージを均一に分
散させることができる。
【００４１】
【発明の効果】以上説明したように、この発明では、電
界効果トランジスタに、そのドレイン（第２の拡散層）
と所定距離離れて半導体基板表面に形成された第１導電
形の第３の拡散層と，第２および第３の拡散層に挾まれ
た領域の半導体基板上に絶縁膜を介して形成された制御
電極と，第２および第３の拡散層に挾まれた領域の半導
体基板表面に第２および第３の拡散層に接触して形成さ
れた第１導電形のウエルとからなる保護用抵抗素子を接
続した。そして、制御電極は第３の拡散層と同電位とな
るように接続し、ウエルは第２および第３の拡散層より
低い不純物濃度とした。以上のように構成したので、電
界効果トランジスタのドレインに入力される信号は、保
護用抵抗素子を介するので、その信号が異常電圧であっ
た場合でも電圧降下を生じ、電界効果トランジスタに直
接高いレベルの異常電圧が印加されることが防止され
る。そして、抵抗として機能するウエルの抵抗値があま
り変化しない。
界効果トランジスタに、そのドレイン（第２の拡散層）
と所定距離離れて半導体基板表面に形成された第１導電
形の第３の拡散層と，第２および第３の拡散層に挾まれ
た領域の半導体基板上に絶縁膜を介して形成された制御
電極と，第２および第３の拡散層に挾まれた領域の半導
体基板表面に第２および第３の拡散層に接触して形成さ
れた第１導電形のウエルとからなる保護用抵抗素子を接
続した。そして、制御電極は第３の拡散層と同電位とな
るように接続し、ウエルは第２および第３の拡散層より
低い不純物濃度とした。以上のように構成したので、電
界効果トランジスタのドレインに入力される信号は、保
護用抵抗素子を介するので、その信号が異常電圧であっ
た場合でも電圧降下を生じ、電界効果トランジスタに直
接高いレベルの異常電圧が印加されることが防止され
る。そして、抵抗として機能するウエルの抵抗値があま
り変化しない。
【００４２】したがって、保護用抵抗素子の抵抗値が変
化しにくいので、その設計がより容易になるという効果
がある。また、電源ラインの電位がほぼ接地電位となる
ような場合で、ＧＮＤラインに対して正のサージが印加
される状況でも制御電極下の絶縁膜にストレスがかかる
ことがなく、そこでキャリアがトラップされることもな
い。そして、キャリアトラップによるウエルの抵抗値変
化が起きにくくなり、絶縁膜の破壊耐性も向上させるこ
とができる。すなわち、この発明によれば、より設計が
しやすく、どのような場合でも保護回路として機能が損
なわれにくいという効果を有する。
化しにくいので、その設計がより容易になるという効果
がある。また、電源ラインの電位がほぼ接地電位となる
ような場合で、ＧＮＤラインに対して正のサージが印加
される状況でも制御電極下の絶縁膜にストレスがかかる
ことがなく、そこでキャリアがトラップされることもな
い。そして、キャリアトラップによるウエルの抵抗値変
化が起きにくくなり、絶縁膜の破壊耐性も向上させるこ
とができる。すなわち、この発明によれば、より設計が
しやすく、どのような場合でも保護回路として機能が損
なわれにくいという効果を有する。
【００４３】また、この発明によれば、外部からの入力
信号を入力する入力接続点が保護用抵抗素子の他端に接
続され、入力信号は保護用抵抗素子と第２の拡散層とを
介して第２の拡散層に接続される出力端子より出力され
るようにした。例えば、従来の構成では、サージが印加
されたとき、保護用抵抗素子に流れ込む電流による電圧
上昇により、内部回路により高い電圧が入力される場合
がある。しかしこの発明では、上述の構成としたため、
内部回路に対してより高い電位が入力されることがなく
なり、どのような場合でも保護回路として機能するよう
になる。
信号を入力する入力接続点が保護用抵抗素子の他端に接
続され、入力信号は保護用抵抗素子と第２の拡散層とを
介して第２の拡散層に接続される出力端子より出力され
るようにした。例えば、従来の構成では、サージが印加
されたとき、保護用抵抗素子に流れ込む電流による電圧
上昇により、内部回路により高い電圧が入力される場合
がある。しかしこの発明では、上述の構成としたため、
内部回路に対してより高い電位が入力されることがなく
なり、どのような場合でも保護回路として機能するよう
になる。
【図１】 この発明の実施の形態１における半導体装置
の構成を示す構成図である。
の構成を示す構成図である。
【図２】 この発明の第２の実施の形態における半導体
装置の構成を示す構成図である。
装置の構成を示す構成図である。
【図３】 保護用抵抗素子を用いた保護回路を入力端子
との間に設けた、ＣＭＯＳ回路の一部を示す構成図であ
る。
との間に設けた、ＣＭＯＳ回路の一部を示す構成図であ
る。
１…基板、２…、３…、４…第１のｎ形ウエル、５…ｐ
形ウエル、６…第２のｎ形ウエル、１１，１４…基板コ
ンタクト領域、１２，１５…ソース、１３…ドレイン、
１６，１７…不純物領域、２１，２３…ゲート絶縁膜、
２２，２４…ゲート電極、２５…絶縁膜、２６…制御電
極、２９…サイドウォール、３０…シリサイド膜、３
１，３２…チャネル領域、４１…電源ライン、４２…入
力接続点、４３…出力端子、４４…ＧＮＤライン、５
１，５２…トランジスタ、５３…保護用抵抗素子。
形ウエル、６…第２のｎ形ウエル、１１，１４…基板コ
ンタクト領域、１２，１５…ソース、１３…ドレイン、
１６，１７…不純物領域、２１，２３…ゲート絶縁膜、
２２，２４…ゲート電極、２５…絶縁膜、２６…制御電
極、２９…サイドウォール、３０…シリサイド膜、３
１，３２…チャネル領域、４１…電源ライン、４２…入
力接続点、４３…出力端子、４４…ＧＮＤライン、５
１，５２…トランジスタ、５３…保護用抵抗素子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 寺井 弘治 東京都港区芝五丁目７番１号 日本電気 株式会社内 (72)発明者 八田 敏也 神奈川県川崎市中原区小杉町一丁目403 番53 日本電気アイシーマイコンシステ ム株式会社内 (56)参考文献 特開 平７−183516（ＪＰ，Ａ) 特開 平７−202009（ＪＰ，Ａ) 特開 昭61−131476（ＪＰ，Ａ) 特開 平３−184369（ＪＰ，Ａ) 特開 平７−161990（ＪＰ，Ａ) 特開 平１−297855（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8238 H01L 21/822 H01L 27/04 H01L 27/092
Claims (3)
- 【請求項１】 半導体基板表面に形成されたソースおよ
びドレインとなる第１導電形の第１および第２の拡散
層，前記第１および第２の拡散層に挾まれた領域にゲー
ト絶縁膜を介して配置されたゲート電極、前記第１およ
び第２の拡散層に接触して形成された第２導電形のウエ
ルを備えた電界効果トランジスタと、前記第２の拡散層
と所定距離離れて前記半導体基板表面に形成された第１
導電形の第３の拡散層，前記第２および第３の拡散層に
挾まれた領域の前記半導体基板上に絶縁膜を介して形成
された制御電極，前記第２および第３の拡散層に挾まれ
た領域の前記半導体基板表面に前記第２および第３の拡
散層に接触して形成された第１導電形のウエルからなる
保護用抵抗素子とを備え、前記制御電極は前記第３の拡
散層と同電位となるように接続され、前記第１導電形の
ウエルは前記第２および第３の拡散層より低い不純物濃
度であり、前記第１の拡散層よりも低い不純物濃度の第
１導電形のウエルが、前記第１の拡散層下で前記第１の
拡散層に接して形成されていると共に、前記第２導電形
のウエルに接して形成されていることを特徴とする半導
体装置。 - 【請求項２】 半導体基板表面に形成されたソースおよ
びドレインとなる第１導電形の第１および第２の拡散
層，前記第１および第２の拡散層に挾まれた領域にゲー
ト絶縁膜を介して配置されたゲート電極、前記第１およ
び第２の拡散層に接触して形成された第２導電形のウエ
ルを備えた電界効果トランジスタと、前記第２の拡散層
と所定距離離れて前記半導体基板表面に形成された第１
導電形の第３の拡散層，前記第２および第３の拡散層に
挾まれた領域の前記半導体基板上に絶縁膜を介して形成
された制御電極，前記第２および第３の拡散層に挾まれ
た領域の前記半導体基板表面に前記第２および第３の拡
散層に接触して形成された第１導電形のウエルからなる
保護用抵抗素子と、前記制御電極に接続された外部から
の入力信号が入力される入力端子と、前記第２の拡散層
に接続されて前記入力信号が供給される内部回路とを備
え、前記制御電極は前記第３の拡散層と同電位となるよ
うに接続され、前記第１導電形のウエルは前記第２およ
び第３の拡散層より低い不純物濃度であり、前記第１の
拡散層よりも低い不純物濃度の第１導電形のウエルが、
前記第１の拡散層下で前記第１の拡散層に接して形成さ
れてい ると共に、前記第２導電形のウエルに接して形成
されていることを特徴とする半導体装置。 - 【請求項３】 半導体基板表面に形成されたソースおよ
びドレインとなる第１導電形の第１および第２の拡散
層，前記第１および第２の拡散層に挾まれた領域にゲー
ト絶縁膜を介して配置されたゲート電極、前記第１およ
び第２の拡散層に接触して形成された第２導電形のウエ
ルを備えた電界効果トランジスタと、前記第２の拡散層
と所定距離離れて前記半導体基板表面に形成された第１
導電形の第３の拡散層，前記第２および第３の拡散層に
挾まれた領域の前記半導体基板上に絶縁膜を介して形成
された制御電極，前記第２および第３の拡散層に挾まれ
た領域の前記半導体基板表面に前記第２および第３の拡
散層に接触して形成された第１導電形のウエルからなる
保護用抵抗素子と、前記ゲート電極に接続されて前記ゲ
ート電極に出力信号を出力する内部回路と、前記制御電
極に接続されて前記出力信号が出力される出力端子と、
を備え、前記制御電極は前記第３の拡散層と同電位とな
るように接続され、前記第１導電形のウエルは前記第２
および第３の拡散層より低い不純物濃度であり、前記第
１の拡散層よりも低い不純物濃度の第１導電形のウエル
が、前記第１の拡散層下で前記第１の拡散層に接して形
成されていると共に、前記第２導電形のウエルに接して
形成されていることを特徴とする半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33078396A JP3169844B2 (ja) | 1996-12-11 | 1996-12-11 | 半導体装置 |
| DE69722150T DE69722150T2 (de) | 1996-12-11 | 1997-12-09 | Halbleiteranordnung mit einem Schutzmittel |
| TW086118531A TW417161B (en) | 1996-12-11 | 1997-12-09 | Semiconductor device having static protective function |
| EP97250368A EP0848425B1 (en) | 1996-12-11 | 1997-12-09 | Semiconductor device including protection means |
| US08/988,474 US6191454B1 (en) | 1996-12-11 | 1997-12-10 | Protective resistance element for a semiconductor device |
| KR1019970067657A KR100260982B1 (ko) | 1996-12-11 | 1997-12-11 | 반도체 장치 |
| CN97121893A CN1127142C (zh) | 1996-12-11 | 1997-12-11 | 半导体器件 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33078396A JP3169844B2 (ja) | 1996-12-11 | 1996-12-11 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10173070A JPH10173070A (ja) | 1998-06-26 |
| JP3169844B2 true JP3169844B2 (ja) | 2001-05-28 |
Family
ID=18236506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33078396A Expired - Lifetime JP3169844B2 (ja) | 1996-12-11 | 1996-12-11 | 半導体装置 |
Country Status (7)
| Country | Link |
|---|---|
| US (1) | US6191454B1 (ja) |
| EP (1) | EP0848425B1 (ja) |
| JP (1) | JP3169844B2 (ja) |
| KR (1) | KR100260982B1 (ja) |
| CN (1) | CN1127142C (ja) |
| DE (1) | DE69722150T2 (ja) |
| TW (1) | TW417161B (ja) |
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|---|---|---|---|---|
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| JP3317345B2 (ja) * | 1999-07-23 | 2002-08-26 | 日本電気株式会社 | 半導体装置 |
| JP3430080B2 (ja) * | 1999-10-08 | 2003-07-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| US6399990B1 (en) * | 2000-03-21 | 2002-06-04 | International Business Machines Corporation | Isolated well ESD device |
| JP3467689B2 (ja) * | 2000-05-31 | 2003-11-17 | セイコーエプソン株式会社 | 静電気保護回路が内蔵された半導体装置 |
| US6563175B2 (en) * | 2001-09-24 | 2003-05-13 | Texas Instruments Incorporated | NMOS ESD protection device with thin silicide and methods for making same |
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| JP4808044B2 (ja) * | 2006-02-24 | 2011-11-02 | ルネサスエレクトロニクス株式会社 | 半導体バルク抵抗素子および半導体バルク抵抗素子を有するモジュール |
| JP5210414B2 (ja) * | 2011-04-26 | 2013-06-12 | シャープ株式会社 | 半導体装置 |
| JP6432201B2 (ja) * | 2014-03-17 | 2018-12-05 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| US9344078B1 (en) * | 2015-01-22 | 2016-05-17 | Infineon Technologies Ag | Inverse current protection circuit sensed with vertical source follower |
| CN107306129B (zh) * | 2016-04-18 | 2020-09-29 | 台湾类比科技股份有限公司 | 集成电路的输出级电路 |
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|---|---|---|---|---|
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| US4763184A (en) * | 1985-04-30 | 1988-08-09 | Waferscale Integration, Inc. | Input circuit for protecting against damage caused by electrostatic discharge |
| FR2598852B1 (fr) * | 1986-05-16 | 1988-10-21 | Eurotechnique Sa | Dispositif de protection d'entree pour circuits integres en technologie cmos. |
| US5270565A (en) * | 1989-05-12 | 1993-12-14 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
| JP2854900B2 (ja) | 1989-12-13 | 1999-02-10 | 富士通株式会社 | 半導体装置 |
| EP0549320B1 (en) * | 1991-12-27 | 2000-10-04 | Texas Instruments Incorporated | Apparatus for ESD protection |
| FR2689317B1 (fr) * | 1992-03-26 | 1994-06-17 | Sgs Thomson Microelectronics | Circuit integre constituant un reseau de diodes de protection. |
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| JPH07161990A (ja) | 1993-11-22 | 1995-06-23 | Nec Corp | 半導体装置 |
| DE4341170C2 (de) * | 1993-12-02 | 2001-05-03 | Siemens Ag | ESD-Schutzstruktur für integrierte Schaltungen |
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- 1996-12-11 JP JP33078396A patent/JP3169844B2/ja not_active Expired - Lifetime
-
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- 1997-12-09 EP EP97250368A patent/EP0848425B1/en not_active Expired - Lifetime
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