JP2854900B2 - 半導体装置 - Google Patents
半導体装置Info
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- JP2854900B2 JP2854900B2 JP1323467A JP32346789A JP2854900B2 JP 2854900 B2 JP2854900 B2 JP 2854900B2 JP 1323467 A JP1323467 A JP 1323467A JP 32346789 A JP32346789 A JP 32346789A JP 2854900 B2 JP2854900 B2 JP 2854900B2
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- Japan
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Description
【発明の詳細な説明】 〔概要〕 静電破壊及び過電圧破壊防止用の保護素子を有する半
導体装置に関し、 外部導出端子に接続された保護素子を有する半導体装
置であって、一導電型基板表面に形成され、前記外部導
出端子に接続された反対導電型の第１の領域と、該第１
の領域の少なくとも一部を覆うように形成された反対導
電型の第２の領域と、該第２の領域と一部で接するよう
に形成され、且つ前記基板の不純物濃度よりも高い不純
物濃度の一導電型であり、拡散深さが第２の領域よりも
浅く、対向する辺の長さが第１の領域と同じか、または
第１の領域を囲む第３の領域と、前記第１の領域、前記
第２の領域及び前記第３の領域と絶縁層を介して形成さ
れた反対導電型の第４の領域とからなる保護素子を有す
ることを特徴とする半導体装置し、また、前記保護素子
の前記第４の領域の少なくとも一部を覆うように反対導
電型で且つ前記第４の領域の不純物濃度よりも低い不純
物濃度の第５の領域を設け構成する。
導体装置に関し、 外部導出端子に接続された保護素子を有する半導体装
置であって、一導電型基板表面に形成され、前記外部導
出端子に接続された反対導電型の第１の領域と、該第１
の領域の少なくとも一部を覆うように形成された反対導
電型の第２の領域と、該第２の領域と一部で接するよう
に形成され、且つ前記基板の不純物濃度よりも高い不純
物濃度の一導電型であり、拡散深さが第２の領域よりも
浅く、対向する辺の長さが第１の領域と同じか、または
第１の領域を囲む第３の領域と、前記第１の領域、前記
第２の領域及び前記第３の領域と絶縁層を介して形成さ
れた反対導電型の第４の領域とからなる保護素子を有す
ることを特徴とする半導体装置し、また、前記保護素子
の前記第４の領域の少なくとも一部を覆うように反対導
電型で且つ前記第４の領域の不純物濃度よりも低い不純
物濃度の第５の領域を設け構成する。
本発明は半導体装置に関し、静電破壊及び過電圧破壊
防止用の保護素子を有する半導体装置に関する。
防止用の保護素子を有する半導体装置に関する。
従来よりNMOS又はCMOS半導体集積回路の静電破壊及び
過電圧破壊を防止するために半導体集積回路の外部導出
端子に第４図を示す如き保護回路が設けられている。
過電圧破壊を防止するために半導体集積回路の外部導出
端子に第４図を示す如き保護回路が設けられている。
同図中、10は外部導出端子、11は保護されるCMOS回路
であり、12a〜12e夫々は過電圧印加時に高インピーダン
スから低インピーダンスに変化する保護素子、13は過電
圧印加時に低インピーダンスから高インピーダンスに変
化する素子である。
であり、12a〜12e夫々は過電圧印加時に高インピーダン
スから低インピーダンスに変化する保護素子、13は過電
圧印加時に低インピーダンスから高インピーダンスに変
化する素子である。
従来、上記の保護素子12aとしては第５図に示す厚膜
ゲートトランジスタ又は第６図に示すラテラルSCRが用
いられている。
ゲートトランジスタ又は第６図に示すラテラルSCRが用
いられている。
第５図中、アルミ配線20が端子10に接続され、アルミ
配線21が電源Vss（例えばグランド）に接続される。ゲ
ート酸化膜22はフィールド酸化膜と同時に形成される厚
い酸化膜である。アルミ配線20に正の高電圧が印加され
るとN+領域23,24をドレイン，ソースとするトランジス
タが導通する。
配線21が電源Vss（例えばグランド）に接続される。ゲ
ート酸化膜22はフィールド酸化膜と同時に形成される厚
い酸化膜である。アルミ配線20に正の高電圧が印加され
るとN+領域23,24をドレイン，ソースとするトランジス
タが導通する。
第６図中、アルミ配線30が端子10に接続され、アルミ
配線31が電源Vssに接続されるN-型のＮウエル32内に形
成されたアルミ配線30が接続されたN+型領域33及びP+型
領域34（アノード）と、P-型基板35と、アルミ配線31が
接続されたN+型領域36（カソード）とによってラテラル
SCRが形成されている。ここでもゲート酸化膜37はフィ
ールド酸化膜と同時に形成される厚い酸化膜である。ア
ルミ配線30の正の高電圧が印加されるとSCRが導通して
電流を流す。
配線31が電源Vssに接続されるN-型のＮウエル32内に形
成されたアルミ配線30が接続されたN+型領域33及びP+型
領域34（アノード）と、P-型基板35と、アルミ配線31が
接続されたN+型領域36（カソード）とによってラテラル
SCRが形成されている。ここでもゲート酸化膜37はフィ
ールド酸化膜と同時に形成される厚い酸化膜である。ア
ルミ配線30の正の高電圧が印加されるとSCRが導通して
電流を流す。
第５図のトランジスタが導通した場合、電流は大部分
がゲート酸化膜22下部のP-型基板表面を集中的に流れ、
その部分が発熱する。第６図のラテラルSCRも導通した
場合、電流は大部分がゲート酸化膜37下部のP-型基板を
集中的に流れ、その部分が発熱する。上記ゲート酸化膜
22,37の熱伝導率はシリコン基板の1/10程度と低いた
め、加熱されて破壊しやすいという問題があった。
がゲート酸化膜22下部のP-型基板表面を集中的に流れ、
その部分が発熱する。第６図のラテラルSCRも導通した
場合、電流は大部分がゲート酸化膜37下部のP-型基板を
集中的に流れ、その部分が発熱する。上記ゲート酸化膜
22,37の熱伝導率はシリコン基板の1/10程度と低いた
め、加熱されて破壊しやすいという問題があった。
本発明は上記の点に鑑みなされたもので、静電気及び
過電圧で流れる電流による保護素子の加熱破壊を防止す
る半導体装置を提供することを目的とする。
過電圧で流れる電流による保護素子の加熱破壊を防止す
る半導体装置を提供することを目的とする。
本発明の半導体装置は、 外部導出端子に接続された保護素子を有する半導体装
置であって、 一導電型基板表面に形成され、前記外部導出端子に接
続された反対導電型の第１の領域と、 第１の領域の少なくとも一部を覆うように形成された
反対導電型の第２の領域と、 第２の領域と一部で接す
るように形成され、且つ前記基板の不純物濃度よりも高
い不純物濃度の一導電型であり、拡散深さが第２の領域
よりも浅く、対向する辺の長さが第１の領域と同じか、
または第１の領域を囲む第３の領域と、 前記第１の領域、前記第２の領域及び前記第３の領域
と絶縁層を介して形成された反対導電型の第４の領域と
からなる保護素子を有する。
置であって、 一導電型基板表面に形成され、前記外部導出端子に接
続された反対導電型の第１の領域と、 第１の領域の少なくとも一部を覆うように形成された
反対導電型の第２の領域と、 第２の領域と一部で接す
るように形成され、且つ前記基板の不純物濃度よりも高
い不純物濃度の一導電型であり、拡散深さが第２の領域
よりも浅く、対向する辺の長さが第１の領域と同じか、
または第１の領域を囲む第３の領域と、 前記第１の領域、前記第２の領域及び前記第３の領域
と絶縁層を介して形成された反対導電型の第４の領域と
からなる保護素子を有する。
また、前記保護素子の前記第４の領域の少なくとも一
部を覆うように反対導電型で且つ前記第４の領域の不純
物濃度よりも低い不純物濃度の第５の領域を設ける。
部を覆うように反対導電型で且つ前記第４の領域の不純
物濃度よりも低い不純物濃度の第５の領域を設ける。
本発明においては、第1,第４の領域の間に第３の領域
が設けられているため、静電気及び過電圧で上記の各領
域と基板で構成されるラテラルトランジスタを流れる電
流の極在化が防止され、また第１の領域から基板の深部
に空乏層が拡がり電流が基板の深部を流れ、電流による
保護素子の加熱破壊が防止される。
が設けられているため、静電気及び過電圧で上記の各領
域と基板で構成されるラテラルトランジスタを流れる電
流の極在化が防止され、また第１の領域から基板の深部
に空乏層が拡がり電流が基板の深部を流れ、電流による
保護素子の加熱破壊が防止される。
第１図は本発明装置の保護素子の一実施例の断面構造
図を示す。
図を示す。
同図中、P-型基板41上にはN-型のＮウエル（第２の領
域）42が形成され、更にN+型領域（第１の領域）43が形
成されている。P-型基板41表面のＮウエル42端部にはP+
型領域（第３の領域）44が形成され、またフィールド酸
化膜45を隔ててN+型領域（第４の領域）46及びP+型領域
47が形成されている。
域）42が形成され、更にN+型領域（第１の領域）43が形
成されている。P-型基板41表面のＮウエル42端部にはP+
型領域（第３の領域）44が形成され、またフィールド酸
化膜45を隔ててN+型領域（第４の領域）46及びP+型領域
47が形成されている。
N+型領域43はアルミ配線50を通して外部導出端子10に
接続され、N+型領域46及び基板コンタクトとしてのP+型
領域47はアルミ配線51を通して電源Vss（＝GND）接続さ
れている。なお、52〜55は絶縁層である。
接続され、N+型領域46及び基板コンタクトとしてのP+型
領域47はアルミ配線51を通して電源Vss（＝GND）接続さ
れている。なお、52〜55は絶縁層である。
この保護素子の平面構成は第２図（Ａ）に示す如く、
N+型領域43,P+型領域44,N+型領域46,P+型領域47夫々を
矩形状として平行に並べた構成であっても良いし、また
同図（Ｂ）に示す如く、矩形状のN+型領域43の周囲をP+
型領域44で囲み、更にN+型領域46,P+型領域47夫々で順
次囲む構成であっても良い。
N+型領域43,P+型領域44,N+型領域46,P+型領域47夫々を
矩形状として平行に並べた構成であっても良いし、また
同図（Ｂ）に示す如く、矩形状のN+型領域43の周囲をP+
型領域44で囲み、更にN+型領域46,P+型領域47夫々で順
次囲む構成であっても良い。
ここで、外部導出端子10からアルミ配線50に正の高電
圧が印加されると、Ｎウエル42とP+型領域44との接合部
でアバランシェ降伏が生じ、N+型領域43（コレクタ），
P+型領域44,P-化基板41（ベース），N+領域46（エミッ
タ）で形成されるラテラルトランジスタTrのP-型基板41
による抵抗R1，R2（R1≪R2）に電流が流れる。これによ
ってラテラルトランジスタTrのベース・エミッタ間が順
方向にバイアスされて導通する。このときN+型領域43,4
6に挾まれたP+型領域44により電位が均一化され電流の
極存化が防止される。またＮウエル42側からP-基板41の
深部に空乏層が拡がっているため、コレクタ電流の大部
分は基板41深部を流れ、基板41表面の集中するとことが
ない。またシリコンの基板41は熱伝導導率が高いので過
熱による破壊がおこりにくくなる。
圧が印加されると、Ｎウエル42とP+型領域44との接合部
でアバランシェ降伏が生じ、N+型領域43（コレクタ），
P+型領域44,P-化基板41（ベース），N+領域46（エミッ
タ）で形成されるラテラルトランジスタTrのP-型基板41
による抵抗R1，R2（R1≪R2）に電流が流れる。これによ
ってラテラルトランジスタTrのベース・エミッタ間が順
方向にバイアスされて導通する。このときN+型領域43,4
6に挾まれたP+型領域44により電位が均一化され電流の
極存化が防止される。またＮウエル42側からP-基板41の
深部に空乏層が拡がっているため、コレクタ電流の大部
分は基板41深部を流れ、基板41表面の集中するとことが
ない。またシリコンの基板41は熱伝導導率が高いので過
熱による破壊がおこりにくくなる。
なお、Ｎウェル42と接するP+型領域44はアバランシェ
降伏を生じやすくなるために設けられたもので、Ｎウエ
ル42は少なくともN+型領域43及びP+領域44の一部を覆っ
ていれば良く、またＮウエル42を形成しなくとも良い。
但し、Ｎウエル42を形成した方が電流は基板41の深部を
流れ過熱に強い。
降伏を生じやすくなるために設けられたもので、Ｎウエ
ル42は少なくともN+型領域43及びP+領域44の一部を覆っ
ていれば良く、またＮウエル42を形成しなくとも良い。
但し、Ｎウエル42を形成した方が電流は基板41の深部を
流れ過熱に強い。
また、第３図に示す如くN+型領域46の全部又は一部を
覆うＮウエル（第５の領域）56を形成して、第１図と同
様の動作により負の過電圧により電流の極存化を防止し
過熱破壊をおこりにくくすることができる。
覆うＮウエル（第５の領域）56を形成して、第１図と同
様の動作により負の過電圧により電流の極存化を防止し
過熱破壊をおこりにくくすることができる。
〔発明の効果〕 上述の如く、本発明の半導体装置によれば、静電気及
び過電圧で流れる電流による保護素子の過熱破壊を防止
でき、実用上きわめて有用である。
び過電圧で流れる電流による保護素子の過熱破壊を防止
でき、実用上きわめて有用である。
第１図，第３図は本発明装置の保護素子の各実施例の断
面構造図、 第２図は保護素子の平面構成図、 第４図は保護回路の一例の回路図、 第５図，第６図夫々は従来の保護素子の各例の断面構造
図である。 図において、 41はP-型基板、42はＮウエル、43,46はN+型領域、44,47
はP+型領域 を示す。
面構造図、 第２図は保護素子の平面構成図、 第４図は保護回路の一例の回路図、 第５図，第６図夫々は従来の保護素子の各例の断面構造
図である。 図において、 41はP-型基板、42はＮウエル、43,46はN+型領域、44,47
はP+型領域 を示す。
Claims (1)
- 【請求項１】外部導出端子（10）に接続された保護素子
を有する半導体装置であって、 一導電型基板（41）表面に形成され、前記外部導出端子
に接続された反対導電型の第１の領域（43）と、 該第１の領域の少なくとも一部を覆うように形成された
反対導電型の第２の領域（42）と、 該第２の領域と一部で接するように形成され、且つ前記
基板の不純物濃度よりも高い不純物濃度の一導電型であ
り、拡散深さが該第２の領域よりも浅く、対向する辺の
長さが該第１の領域と同じか、または該第１の領域を囲
む第３の領域（44）と、 前記第１の領域、前記第２の領域及び前記第３の領域と
絶縁層を介して形成された反対導電型の第４の領域（4
6）とからなる保護素子を有することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323467A JP2854900B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323467A JP2854900B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03184369A JPH03184369A (ja) | 1991-08-12 |
| JP2854900B2 true JP2854900B2 (ja) | 1999-02-10 |
Family
ID=18155013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323467A Expired - Fee Related JP2854900B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854900B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3169844B2 (ja) | 1996-12-11 | 2001-05-28 | 日本電気株式会社 | 半導体装置 |
| US6049119A (en) * | 1998-05-01 | 2000-04-11 | Motorola, Inc. | Protection circuit for a semiconductor device |
| JP3425574B2 (ja) | 1999-07-19 | 2003-07-14 | Ｎｅｃエレクトロニクス株式会社 | 半導体集積回路の入出力保護装置 |
| KR100628246B1 (ko) * | 2005-08-11 | 2006-09-27 | 동부일렉트로닉스 주식회사 | 이에스디(ｅｓｄ) 보호 회로 및 그 제조 방법 |
-
1989
- 1989-12-13 JP JP1323467A patent/JP2854900B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03184369A (ja) | 1991-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |