JPH03184369A - 半導体装置 - Google Patents
半導体装置Info
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- JPH03184369A JPH03184369A JP1323467A JP32346789A JPH03184369A JP H03184369 A JPH03184369 A JP H03184369A JP 1323467 A JP1323467 A JP 1323467A JP 32346789 A JP32346789 A JP 32346789A JP H03184369 A JPH03184369 A JP H03184369A
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- Japan
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- semiconductor device
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- 239000000758 substrate Substances 0.000 claims abstract description 27
- 239000012535 impurity Substances 0.000 claims abstract description 11
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- 238000009413 insulation Methods 0.000 abstract 1
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- 229910052782 aluminium Inorganic materials 0.000 description 11
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要）
静電破壊及び過電圧破壊防止用の保護素子を有する半導
体装置に関し、 外部導出端子に接続された保護素子を有する半導体装置
であって、一導電型基板表面に形成され、前記外部導出
端子に接続された反対導電型の第１の領域と、該第１の
領域の少なくとも一部を覆うように形成された反対導電
型の第２の領域と、該第２の領域と一部で接するように
形成され、且つ前記基板の不純物濃度よりも高い不純物
濃度の一導電型の第３の領域と、前記第１の領域、前記
第２の領域及び前記第３の領域と絶縁層を介して形成さ
れた反対導電型の第４の領域とからなる保護素子を有す
ることを特徴とする半導体装置し、また、前記保護素子
の前記第４の領域の少なくとも一部を覆うように反対導
電型で且つ前記第４の領域の不純物濃度よりも低い不純
物濃度の第５の領域を設は構成する。
体装置に関し、 外部導出端子に接続された保護素子を有する半導体装置
であって、一導電型基板表面に形成され、前記外部導出
端子に接続された反対導電型の第１の領域と、該第１の
領域の少なくとも一部を覆うように形成された反対導電
型の第２の領域と、該第２の領域と一部で接するように
形成され、且つ前記基板の不純物濃度よりも高い不純物
濃度の一導電型の第３の領域と、前記第１の領域、前記
第２の領域及び前記第３の領域と絶縁層を介して形成さ
れた反対導電型の第４の領域とからなる保護素子を有す
ることを特徴とする半導体装置し、また、前記保護素子
の前記第４の領域の少なくとも一部を覆うように反対導
電型で且つ前記第４の領域の不純物濃度よりも低い不純
物濃度の第５の領域を設は構成する。
本発明は半導体装置に関し、静電破壊及び過電圧破壊防
止用の保護素子を有する半導体装置に関する。
止用の保護素子を有する半導体装置に関する。
従来よりＮＭＯ８又はＣＭＯ８半導体集積回路の静電破
壊及び過電圧破壊を防止するために半導体集積回路の外
部導出端ｆに第４図を示す如き保護回路が設けられてい
る。
壊及び過電圧破壊を防止するために半導体集積回路の外
部導出端ｆに第４図を示す如き保護回路が設けられてい
る。
同図中、１０は外部導出端ｆ、１１は保護される０Ｍ０
８回路であり、１２ａ〜１２ｅ夫々は過電圧印加時に高
インピーダンスから低インピーダンスに変化する保護素
子、１３は過電圧印加時に低インピーダンスから高イン
ピーダンスに変化する素子である。
８回路であり、１２ａ〜１２ｅ夫々は過電圧印加時に高
インピーダンスから低インピーダンスに変化する保護素
子、１３は過電圧印加時に低インピーダンスから高イン
ピーダンスに変化する素子である。
従来、上記の保護素子１２ａとしては第５図に示す厚膜
ゲートトランジスタ又は第６図に示すラテラルＳＣＲが
用いられている。
ゲートトランジスタ又は第６図に示すラテラルＳＣＲが
用いられている。
第５図中、アルミ配線２０が端子１０にｙＡ続され、ア
ルミ配線２１が電源ＶＳＳ（例えばグランド）に接続さ
れる。ゲート酸化ｊ！２２はフィールド酸化膜と同時に
形成される厚い酸化膜である。アルミ配線２０に正の高
電圧が印加されるとＮ＋＋域２３．２４をドレイン、ソ
ースとするトランジスタが導通する。
ルミ配線２１が電源ＶＳＳ（例えばグランド）に接続さ
れる。ゲート酸化ｊ！２２はフィールド酸化膜と同時に
形成される厚い酸化膜である。アルミ配線２０に正の高
電圧が印加されるとＮ＋＋域２３．２４をドレイン、ソ
ースとするトランジスタが導通する。
第６図中、アルミ配線３０が端子１０に接続され、アル
ミ配線３１が電源ＶＳＳに接続されるＮ型のＮウェル３
２内に形成されアルミ配線３０が接続されたＮ＋型領領
域３３びＰ＋型頭領１ｉ１３４アノード〉と、Ｐ−型基
板３５と、アルミ配線３１が接続されたＮ＋型領領域３
６カソード）とによってラテラルＳＣＲが形成されてい
る。ここでもゲート酸化膜３７はフィールド酸化膜と同
時に形成される厚い酸化膜である。アルミ配線３０に正
の高電圧が印加されると＄ＣＲが導通して電流を流す。
ミ配線３１が電源ＶＳＳに接続されるＮ型のＮウェル３
２内に形成されアルミ配線３０が接続されたＮ＋型領領
域３３びＰ＋型頭領１ｉ１３４アノード〉と、Ｐ−型基
板３５と、アルミ配線３１が接続されたＮ＋型領領域３
６カソード）とによってラテラルＳＣＲが形成されてい
る。ここでもゲート酸化膜３７はフィールド酸化膜と同
時に形成される厚い酸化膜である。アルミ配線３０に正
の高電圧が印加されると＄ＣＲが導通して電流を流す。
第５図のトランジスタが導通した場合、電流は大部分が
ゲート酸化膜２２下部のＰ−型基板表面を集中的に流れ
、その部分で発熱する。第６図のラテラルＳＣＲも導通
した場合、電流は大部分がゲート酸化１！１３７下部の
Ｐ−型基板を集中的に流れ、その部分が発熱する。上記
ゲート酸化膜２２゜３７の熱伝導率はシリコン基板の１
／１０程度と低いため、加熱されて破壊しやすいという
問題があった。
ゲート酸化膜２２下部のＰ−型基板表面を集中的に流れ
、その部分で発熱する。第６図のラテラルＳＣＲも導通
した場合、電流は大部分がゲート酸化１！１３７下部の
Ｐ−型基板を集中的に流れ、その部分が発熱する。上記
ゲート酸化膜２２゜３７の熱伝導率はシリコン基板の１
／１０程度と低いため、加熱されて破壊しやすいという
問題があった。
本発明は上記の点に鑑みなされたもので、静電気及び過
電圧で流れる電流による保護素子の加熱破壊を防止する
半導体装置を提供することを目的とする。
電圧で流れる電流による保護素子の加熱破壊を防止する
半導体装置を提供することを目的とする。
本発明の半導体装置は、
外部導出端子に接続された保護素子を有する半導体装置
であって、 一導電型基板表面に形成され、前記外部導出端子に接続
された反対導電型の第１の領域と、第１の領域の少なく
とも一部を覆うように形成された反対導電型の第２の領
域と、 第２の領域と一部で接するように形成され、且つ前記基
板の不純物濃度よりも高い不純物濃度の一聯電型の第３
の領域と、 前記第１の領域、前記第２の領域及び前記第３の領域と
絶縁層を介して形成された反対導電型の第４の領域とか
らなる保護素子を有する。
であって、 一導電型基板表面に形成され、前記外部導出端子に接続
された反対導電型の第１の領域と、第１の領域の少なく
とも一部を覆うように形成された反対導電型の第２の領
域と、 第２の領域と一部で接するように形成され、且つ前記基
板の不純物濃度よりも高い不純物濃度の一聯電型の第３
の領域と、 前記第１の領域、前記第２の領域及び前記第３の領域と
絶縁層を介して形成された反対導電型の第４の領域とか
らなる保護素子を有する。
また、前記保護素子の前記第４の領域の少なくとも一部
を覆うように反対導電型で且つ前記第４の領域の不純物
濃度よりも低い不純物濃度の第５の領域を設ける。
を覆うように反対導電型で且つ前記第４の領域の不純物
濃度よりも低い不純物濃度の第５の領域を設ける。
本発明においては、第１．第４の領域の間に第３の領域
が設けられているため、静電気及び過電圧で上記の各領
域と基板で構成されるラテラルトランジスタを流れる電
流の極在化が防止され、また第１の領域から基板の深部
に空乏層が拡がり電流が基板の深部を流れ、電流による
保護素子の加熱破壊が防止される。
が設けられているため、静電気及び過電圧で上記の各領
域と基板で構成されるラテラルトランジスタを流れる電
流の極在化が防止され、また第１の領域から基板の深部
に空乏層が拡がり電流が基板の深部を流れ、電流による
保護素子の加熱破壊が防止される。
（実施例）
第１図は本発明５Ａ置の保護素子の一実施例の断面構造
図を示す。
図を示す。
同図中、Ｐ−型基板４１士にはＮ−型のＮウェル（第２
の領域）４２が形成され、更にＮ＋型型頭ｉｉ！（第１
の領域〉４３が形成されている。Ｐ−型基板４１表面の
Ｎウェル４２端部にはＰ＋型領域（第３の領域）４４が
形成され、またフィールド酸化膜４５を隔ＴＴＮ” 型
頭Ｖ１．（１４（７）領［）４６及びＰ＋型領域４７が
形成されている。
の領域）４２が形成され、更にＮ＋型型頭ｉｉ！（第１
の領域〉４３が形成されている。Ｐ−型基板４１表面の
Ｎウェル４２端部にはＰ＋型領域（第３の領域）４４が
形成され、またフィールド酸化膜４５を隔ＴＴＮ” 型
頭Ｖ１．（１４（７）領［）４６及びＰ＋型領域４７が
形成されている。
Ｎ＋型領領域４３アルミ配線５０を通して外部導出端子
１０に梠続され、Ｎ＋型領領域４６び基板コンタクトと
してのＰ＋型領域４７はアルミ配線５１を通して電源Ｖ
ｓｓ（＝ＧＮＤ）接続されている。なお、５２〜５５は
絶縁層である。
１０に梠続され、Ｎ＋型領領域４６び基板コンタクトと
してのＰ＋型領域４７はアルミ配線５１を通して電源Ｖ
ｓｓ（＝ＧＮＤ）接続されている。なお、５２〜５５は
絶縁層である。
この保護素子の平面構成は第２図（Ａ）に示す如く、Ｎ
＋型領領域４３Ｐ＋型領域４４．Ｎ＋型領領域４６Ｐ＋
型領域４７夫々を矩形状として平行に並べた構成であっ
ても良いし、また同図（Ｂ）に示す如く、矩形状のＮ＋
型型頭４３の周囲をＰ゛型型頭Ｘ４４で囲み、更にＮ＋
型領領域４６Ｐ＋型領域４７夫々で順次囲む構成であっ
ても良い。
＋型領領域４３Ｐ＋型領域４４．Ｎ＋型領領域４６Ｐ＋
型領域４７夫々を矩形状として平行に並べた構成であっ
ても良いし、また同図（Ｂ）に示す如く、矩形状のＮ＋
型型頭４３の周囲をＰ゛型型頭Ｘ４４で囲み、更にＮ＋
型領領域４６Ｐ＋型領域４７夫々で順次囲む構成であっ
ても良い。
ここで、外部導出端子１０からアルミ配線５０に正の高
電圧が印加されると、Ｎウェル４２とＰ＋型領域４４と
の接合部でアバランシェ降伏が生じ、Ｎ＋型領領域４３
コレクタ〉、Ｐ＋型領域４４、Ｐ−化基板４１（ベース
〉、Ｎ＋＋域４６（１−ミッタ）で形成されるラテラル
トランジスタＴｒのＰ−型基板４１による抵抗Ｒ＋ 、
Ｒ２（Ｐ＋ ４ＣＲｚ ）に電流が流れる。これによっ
てラテラルトランジスタＴｒのベース・エミッタ間が順
方向にバイアスされて導通する。このときＮ゛型領領域
４３４６に狭まれたＰ＋型＠域４４により電位が均一化
され電流の極在化が防止される。
電圧が印加されると、Ｎウェル４２とＰ＋型領域４４と
の接合部でアバランシェ降伏が生じ、Ｎ＋型領領域４３
コレクタ〉、Ｐ＋型領域４４、Ｐ−化基板４１（ベース
〉、Ｎ＋＋域４６（１−ミッタ）で形成されるラテラル
トランジスタＴｒのＰ−型基板４１による抵抗Ｒ＋ 、
Ｒ２（Ｐ＋ ４ＣＲｚ ）に電流が流れる。これによっ
てラテラルトランジスタＴｒのベース・エミッタ間が順
方向にバイアスされて導通する。このときＮ゛型領領域
４３４６に狭まれたＰ＋型＠域４４により電位が均一化
され電流の極在化が防止される。
またＮウェル４２側からＰ−基板４１の深部に空乏層が
拡がっているため、］レクタ電流の大部分は基板４１深
部を流れ、基板４１表面の集中するとことがない。また
シリコンの基板４１は熱伝導導率が高いので過熱による
破壊がおこりに＜＜ムる。
拡がっているため、］レクタ電流の大部分は基板４１深
部を流れ、基板４１表面の集中するとことがない。また
シリコンの基板４１は熱伝導導率が高いので過熱による
破壊がおこりに＜＜ムる。
なお、Ｎウェル４２と接するＰ＋型領域４４はアバラン
シ１降伏を生じやすくなるために設けられたもので、Ｎ
ウェル４２は少なくともＮ゛型領領域４３びＰ＋領域４
４の一部を覆っていれば良く、またＮウェル４２を形成
しなくとも良い。但し、Ｎウェル４２を形成した方が電
流は基板４１の深部を流れ過熱に強い。
シ１降伏を生じやすくなるために設けられたもので、Ｎ
ウェル４２は少なくともＮ゛型領領域４３びＰ＋領域４
４の一部を覆っていれば良く、またＮウェル４２を形成
しなくとも良い。但し、Ｎウェル４２を形成した方が電
流は基板４１の深部を流れ過熱に強い。
また、第３図に示す如くＮ＋型領領域４６全部又は一部
を覆うＮウェル（第５の領域）５６を形成して、第１図
と同様の動作により負の過電圧により電流の極在化を防
止し過熱破壊をおこりにくくすることができる。
を覆うＮウェル（第５の領域）５６を形成して、第１図
と同様の動作により負の過電圧により電流の極在化を防
止し過熱破壊をおこりにくくすることができる。
上述の如く、本発明の半導体装置によれば、静電気及び
過電圧で流れる電流による保護素子の過熱破壊を防止で
き、実用上きわめて有用である。
過電圧で流れる電流による保護素子の過熱破壊を防止で
き、実用上きわめて有用である。
第１図、第３図は本発明装置の保護素子の各実施例の断
面構造図、 第２図は保護素子の平面構成図、 第４図は保護回路の一例の回路図、 第５図、第６図夫々は従来の保護素子の各側の断面構造
図である。 図において、 ４１はＰ−型基板、 ４２はＮウェル、 ４３゜ ４６はＮ＋ 型領域、 ４４゜ ４７はＰ＋型領域 を示す。
面構造図、 第２図は保護素子の平面構成図、 第４図は保護回路の一例の回路図、 第５図、第６図夫々は従来の保護素子の各側の断面構造
図である。 図において、 ４１はＰ−型基板、 ４２はＮウェル、 ４３゜ ４６はＮ＋ 型領域、 ４４゜ ４７はＰ＋型領域 を示す。
Claims (2)
- （１）外部導出端子（１０）に接続された保護素子を有
する半導体装置であって、 一導電型基板（４１）表面に形成され、前記外部導出端
子に接続された反対導電型の第１の領域（４３）と、 該第１の領域の少なくとも一部を覆うように形成された
反対導電型の第２の領域（４２）と、該第２の領域と一
部で接するように形成され、且つ前記基板の不純物濃度
よりも高い不純物濃度の一導電型の第３の領域（４４）
と、 前記第１の領域、前記第２の領域及び前記第３の領域と
絶縁層を介して形成された反対導電型の第４の領域（４
６）とからなる保護素子を有することを特徴とする半導
体装置。 - （２）前記保護素子の前記第４の領域（４６）の少なく
とも一部を覆うように反対導電型で且つ前記第４の領域
の不純物濃度よりも低い不純物濃度の第５の領域（５６
）を設けたことを特徴とする請求項（１）記載の半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323467A JP2854900B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1323467A JP2854900B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03184369A true JPH03184369A (ja) | 1991-08-12 |
| JP2854900B2 JP2854900B2 (ja) | 1999-02-10 |
Family
ID=18155013
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1323467A Expired - Fee Related JP2854900B2 (ja) | 1989-12-13 | 1989-12-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2854900B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11345941A (ja) * | 1998-05-01 | 1999-12-14 | Motorola Inc | 基板トリガ静電破壊保護を行う半導体デバイス |
| US6191454B1 (en) | 1996-12-11 | 2001-02-20 | Nec Corporation | Protective resistance element for a semiconductor device |
| US6759716B1 (en) | 1999-07-19 | 2004-07-06 | Nec Electronics Corporation | Input/output protection device for a semiconductor integrated circuit |
| JP2007049158A (ja) * | 2005-08-11 | 2007-02-22 | Dongbu Electronics Co Ltd | 静電放電保護素子及びその製造方法 |
-
1989
- 1989-12-13 JP JP1323467A patent/JP2854900B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6191454B1 (en) | 1996-12-11 | 2001-02-20 | Nec Corporation | Protective resistance element for a semiconductor device |
| JPH11345941A (ja) * | 1998-05-01 | 1999-12-14 | Motorola Inc | 基板トリガ静電破壊保護を行う半導体デバイス |
| US6759716B1 (en) | 1999-07-19 | 2004-07-06 | Nec Electronics Corporation | Input/output protection device for a semiconductor integrated circuit |
| JP2007049158A (ja) * | 2005-08-11 | 2007-02-22 | Dongbu Electronics Co Ltd | 静電放電保護素子及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2854900B2 (ja) | 1999-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |