JPS63202056A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPS63202056A JPS63202056A JP62033403A JP3340387A JPS63202056A JP S63202056 A JPS63202056 A JP S63202056A JP 62033403 A JP62033403 A JP 62033403A JP 3340387 A JP3340387 A JP 3340387A JP S63202056 A JPS63202056 A JP S63202056A
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- JP
- Japan
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- transistor
- mos transistor
- drain
- power supply
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- Pending
Links
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体集積回路に係シ、特に入力保護回路の入
力保護用のＭＯ８ （絶縁ブート型）トランジスタの構
造に関する。
力保護用のＭＯ８ （絶縁ブート型）トランジスタの構
造に関する。
（従来の技術）
たとえばＣＭＯＳ （相補性ＭＯ８）型半導体集積回路
において、入力ｆ−．｝の静電破壊を防ぐために設けら
れる入力保護回路は、従来、第３図に示すように構成さ
れている。
において、入力ｆ−．｝の静電破壊を防ぐために設けら
れる入力保護回路は、従来、第３図に示すように構成さ
れている。
即ち、３１は入力端子（ノ母ツド）、３２は入力保護抵
抗（ポリシリコン抵抗あるいは拡散抵抗）、Ｄ，は上記
抵抗３２の一端とＶ。ｏｔ源ノードとの間に接続された
保護ダイオード、Ｄ意は上記抵抗３２の一端と接地端と
の間に接続された保護ダイオードでアシ、上記両ダイオ
ードＤ、、Ｄ、の相互接続点に０ＭＯ８インバータ等の
入力ゲート（図示せず）が接続されている。
抗（ポリシリコン抵抗あるいは拡散抵抗）、Ｄ，は上記
抵抗３２の一端とＶ。ｏｔ源ノードとの間に接続された
保護ダイオード、Ｄ意は上記抵抗３２の一端と接地端と
の間に接続された保護ダイオードでアシ、上記両ダイオ
ードＤ、、Ｄ、の相互接続点に０ＭＯ８インバータ等の
入力ゲート（図示せず）が接続されている。
上記入力保護回路においては、入カッ平ツド３１に負の
過電圧が印加された場合にはダイオードＤ８が順方向電
圧によってオンになシ、入力パッド３１に正の過電圧が
印加された場合にはダイオードＤ、が順方向電圧によっ
てオンになり、過剰な電荷を逃して入力ゲートを静電破
壊から保護する。
過電圧が印加された場合にはダイオードＤ８が順方向電
圧によってオンになシ、入力パッド３１に正の過電圧が
印加された場合にはダイオードＤ、が順方向電圧によっ
てオンになり、過剰な電荷を逃して入力ゲートを静電破
壊から保護する。
しかし、この場合、入力パッド３１から注入された電荷
は半導体基板内に流れ込み、どこかで電源に吸収される
。その際に流れる電流がトリガとな力、基板内の寄生バ
イポーラトランジスタがオンして過大な電流が流れる場
合がある。また、ｃＭｏ８！半導体集積回路においては
、上記トリガによって基板内の寄生サイリスタがオンし
てラッチアップが生じ、これに伴って発生する熱に二Ｆ
）ＭＯＳトランジスタが破壊される場合がある。
は半導体基板内に流れ込み、どこかで電源に吸収される
。その際に流れる電流がトリガとな力、基板内の寄生バ
イポーラトランジスタがオンして過大な電流が流れる場
合がある。また、ｃＭｏ８！半導体集積回路においては
、上記トリガによって基板内の寄生サイリスタがオンし
てラッチアップが生じ、これに伴って発生する熱に二Ｆ
）ＭＯＳトランジスタが破壊される場合がある。
このような現象は、最近、半導体集積回路の静電破壊耐
圧の要求が厳しくなっていることに鑑みると、大きな問
題である。
圧の要求が厳しくなっていることに鑑みると、大きな問
題である。
（発明が解決しようとする問題点）
本発明は、上記したように過電圧入力時に半導体基板内
に流れる電流がトリガとなって寄生バイポーラトランジ
スタがオンした４）、ＣＭＯ８型Ｏ８体集積回路の場合
には寄生サイリスタがオンして十分な入力保護効果が得
られないという問題点を解決すべくなされたもので、過
電圧入力時に半導体基板内Ｋｆｉれる電流を減少させ、
入力ゲートを静電破壊から十分に保護し得ると共にＣＭ
Ｏ８温半導体集積回路の場合にはラッチアップを防止で
き、静電破壊耐圧の良好な半導体集積回路を提供するこ
とを目的とする。。
に流れる電流がトリガとなって寄生バイポーラトランジ
スタがオンした４）、ＣＭＯ８型Ｏ８体集積回路の場合
には寄生サイリスタがオンして十分な入力保護効果が得
られないという問題点を解決すべくなされたもので、過
電圧入力時に半導体基板内Ｋｆｉれる電流を減少させ、
入力ゲートを静電破壊から十分に保護し得ると共にＣＭ
Ｏ８温半導体集積回路の場合にはラッチアップを防止で
き、静電破壊耐圧の良好な半導体集積回路を提供するこ
とを目的とする。。
（問題点を解決するための手段）
本発明の半導体集積回路は、入力保護回路として入力配
線と第１の電源電位端との間または上記入力配線と上記
第１の電源電位端より高電位の第２の電源電位端との間
の少なくとも一方にＭＯＳトランジスタを接続し、この
Ｍｏ８）ランジスタの構造としてドレインの回ルを囲む
ようにゲート電極を形成し、このｒ−計電極をソースと
同じ電位端（前記第１の電源電位端または第２の電源電
位端）Ｋ接続してなることを特徴とする。
線と第１の電源電位端との間または上記入力配線と上記
第１の電源電位端より高電位の第２の電源電位端との間
の少なくとも一方にＭＯＳトランジスタを接続し、この
Ｍｏ８）ランジスタの構造としてドレインの回ルを囲む
ようにゲート電極を形成し、このｒ−計電極をソースと
同じ電位端（前記第１の電源電位端または第２の電源電
位端）Ｋ接続してなることを特徴とする。
（作用）
過電圧入力時ＫＭＯ８）ランジスタのドレインと半導体
基板との接合によるダイオードに電流が流れ、これによ
ってＭｏ８）ランジスタのソース・ドレイン間に存在す
る寄生バイポーラトランジスタに電流が流れるようにな
シ、基板内部に流入する電流が大幅に減少する、あるい
は殆んどなくなる。従って、基板内部Ｋｉ人する電流が
トリガとなって入力ｒ−トの静電破壊が生じるおそれは
非常に少なくなる。
基板との接合によるダイオードに電流が流れ、これによ
ってＭｏ８）ランジスタのソース・ドレイン間に存在す
る寄生バイポーラトランジスタに電流が流れるようにな
シ、基板内部に流入する電流が大幅に減少する、あるい
は殆んどなくなる。従って、基板内部Ｋｉ人する電流が
トリガとなって入力ｒ−トの静電破壊が生じるおそれは
非常に少なくなる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図（工）はＮｙ−十ネル型半導体集積回路の入力保
護回路を示しており、１は入カッ４ツド、２は上記入カ
ッ々ツドと入カゲート （図示せず）とを接続する入力
配線、３は上記入力配線２とｖｓｓ電位端（接地端）と
の間に接続された入力保護用ＯＮチャネルＭＯ８）ラン
ジスタであり、七Ｏｒ−トはｖ８５電位にされている。
護回路を示しており、１は入カッ４ツド、２は上記入カ
ッ々ツドと入カゲート （図示せず）とを接続する入力
配線、３は上記入力配線２とｖｓｓ電位端（接地端）と
の間に接続された入力保護用ＯＮチャネルＭＯ８）ラン
ジスタであり、七Ｏｒ−トはｖ８５電位にされている。
このＭｏ８）ランジスタ３は、後述するようにドレイン
の回シをゲート電極で囲み、さらにこのゲート電極の回
シをソースで囲むようく形成されておシ、上記ドレイン
とＰ型半導体基板と上記ソースとにより寄生バイポーラ
トランジスタ（本例ではＮＰＮ形）４が生じている。こ
の場合、上記Ｐ型半導体基板はＶ、、！位に保たれてお
夛、上記ＮＰＮ ）ランジスタ４のペースはｖ８８電位
（接地電位）になっている。
の回シをゲート電極で囲み、さらにこのゲート電極の回
シをソースで囲むようく形成されておシ、上記ドレイン
とＰ型半導体基板と上記ソースとにより寄生バイポーラ
トランジスタ（本例ではＮＰＮ形）４が生じている。こ
の場合、上記Ｐ型半導体基板はＶ、、！位に保たれてお
夛、上記ＮＰＮ ）ランジスタ４のペースはｖ８８電位
（接地電位）になっている。
第１図（ｂ）は上記入力配線２、ＭｏＳトランジスタ３
０半導体基板上の・やターンを示しており、その断面構
造を第１図（ｃ）に示している。即ち、５はＰ型半導体
基板（たとえばシリコン基板）、６は上記基板の表面の
一部に拡散形成され九Ｎ＋領域（前記ＭＯ８）ランジス
タ３のドレイン）、２は上記Ｎ 領域６の囲りをチャネ
ル領域をあけて囲むように上記基板の表面の一部に拡散
形成され九Ｎ 領域（前記ＭＯＳトランジスタ３のソー
ス）、８は前記Ｎ 領域６の回シを囲むようにチャネル
領域上にゲート酸化膜（図示せず）を介してパターン形
成されたゲート電極、２は基板上の絶縁膜（図示せず）
上に・ｔターン形成され、前記Ｎ＋領領域にコンタクト
（コンタクト部をＸ印で示す）すると共に入力パッド（
図示せず）と入力ゲート（図示せず）との間を接続する
入力配線、９は同様にパターン形成され、前記ソース用
Ｎ＋領域７とゲート電極８とにコンタクトする■ｓｓ電
源配線である。
０半導体基板上の・やターンを示しており、その断面構
造を第１図（ｃ）に示している。即ち、５はＰ型半導体
基板（たとえばシリコン基板）、６は上記基板の表面の
一部に拡散形成され九Ｎ＋領域（前記ＭＯ８）ランジス
タ３のドレイン）、２は上記Ｎ 領域６の囲りをチャネ
ル領域をあけて囲むように上記基板の表面の一部に拡散
形成され九Ｎ 領域（前記ＭＯＳトランジスタ３のソー
ス）、８は前記Ｎ 領域６の回シを囲むようにチャネル
領域上にゲート酸化膜（図示せず）を介してパターン形
成されたゲート電極、２は基板上の絶縁膜（図示せず）
上に・ｔターン形成され、前記Ｎ＋領領域にコンタクト
（コンタクト部をＸ印で示す）すると共に入力パッド（
図示せず）と入力ゲート（図示せず）との間を接続する
入力配線、９は同様にパターン形成され、前記ソース用
Ｎ＋領域７とゲート電極８とにコンタクトする■ｓｓ電
源配線である。
上記構造を有する入力保護回路において、ＭＯＳトラン
ジスタ３は通常はオフ状態である。この状態で、入カッ
ｅツド１に静電気等による負の過電圧が印加されると、
半導体基板５とＭＯＳトランジスタ３のドレイン６との
ＰＮ接合によるダイオードが順方向電圧によってオンに
なり、このダイオードに電流が流れる（つまり、ＮＰＮ
）ランジスタ４のベース・コレクタ間にベース電流が流
れる）０これ（よって上記ＮＰＮトランジスタ４のエミ
ッタ・コレクタ間に電流が流れ、換言すればＭＯＳトラ
ンジスタ３のソース７からドレイン６に基板５を介して
電流が流れ、入力パッド１から注入した電荷を速やかに
中和してしまう。このとき、ドレイン６の回りがゲート
電極８で囲まれている、換言すればソース７で囲まれて
いるので、前記注入した電荷は上記ＭＯ８）ランジスタ
３の形成領域内で殆んど吸収されてしまい、半導体基板
５の内部へ向かう電流が大幅に減少する、あるいは殆ん
どなくなる。従って、この基板内部に流入する電流がト
リがとなって寄生バイポーラトランジスタ（図示せず）
がオンになるおそれは非常に少なくな）、入力ゲートは
静電破壊から保護される。
ジスタ３は通常はオフ状態である。この状態で、入カッ
ｅツド１に静電気等による負の過電圧が印加されると、
半導体基板５とＭＯＳトランジスタ３のドレイン６との
ＰＮ接合によるダイオードが順方向電圧によってオンに
なり、このダイオードに電流が流れる（つまり、ＮＰＮ
）ランジスタ４のベース・コレクタ間にベース電流が流
れる）０これ（よって上記ＮＰＮトランジスタ４のエミ
ッタ・コレクタ間に電流が流れ、換言すればＭＯＳトラ
ンジスタ３のソース７からドレイン６に基板５を介して
電流が流れ、入力パッド１から注入した電荷を速やかに
中和してしまう。このとき、ドレイン６の回りがゲート
電極８で囲まれている、換言すればソース７で囲まれて
いるので、前記注入した電荷は上記ＭＯ８）ランジスタ
３の形成領域内で殆んど吸収されてしまい、半導体基板
５の内部へ向かう電流が大幅に減少する、あるいは殆ん
どなくなる。従って、この基板内部に流入する電流がト
リがとなって寄生バイポーラトランジスタ（図示せず）
がオンになるおそれは非常に少なくな）、入力ゲートは
静電破壊から保護される。
なお、上記構成におけるＰ型基板５をＮ型基板に、Ｎ＋
領域６，７をそれぞれＰ＋領域にし、Ｎ型基板にｖｃｃ
電位を与えておくと、上記とは逆に入カッ臂ツド１に正
の過電圧が印加された場合に上記実施例の動作に準じて
入力保護が行われるようになる〇 次に、他の実施例として、ＣＭＯ８型半導体集積回路の
入力保護回路について第２図（ａｌ 、 （ｂ） ＃
ｔｃ＋を参照して説明する。第２図１ａ）において、入
カッ臂ツド１は入力保護抵抗Ｒ（たとえばポリ７リコン
抵抗であるが、省略されることもある）、入力配線２を
介して入力ゲート（図示せず）に接続されている。上記
入力配線２とｖｃｏ電源ノードとの間には、入力保護用
のＰチャネルＭＯ８）ランジスタ２０が接続されておシ
、このＭ ＯＳ ）ランジスタ２０のソース・ドレイン
間にＰＮＰ型の寄生バイポーラトランジスタ２１が存在
しており、このＰＮＰ ）ランジスタ２１のベースおよ
び前記ＭＯ８）ランジスタ２０のゲートはそれぞれＶ。
領域６，７をそれぞれＰ＋領域にし、Ｎ型基板にｖｃｃ
電位を与えておくと、上記とは逆に入カッ臂ツド１に正
の過電圧が印加された場合に上記実施例の動作に準じて
入力保護が行われるようになる〇 次に、他の実施例として、ＣＭＯ８型半導体集積回路の
入力保護回路について第２図（ａｌ 、 （ｂ） ＃
ｔｃ＋を参照して説明する。第２図１ａ）において、入
カッ臂ツド１は入力保護抵抗Ｒ（たとえばポリ７リコン
抵抗であるが、省略されることもある）、入力配線２を
介して入力ゲート（図示せず）に接続されている。上記
入力配線２とｖｃｏ電源ノードとの間には、入力保護用
のＰチャネルＭＯ８）ランジスタ２０が接続されておシ
、このＭ ＯＳ ）ランジスタ２０のソース・ドレイン
間にＰＮＰ型の寄生バイポーラトランジスタ２１が存在
しており、このＰＮＰ ）ランジスタ２１のベースおよ
び前記ＭＯ８）ランジスタ２０のゲートはそれぞれＶ。
Ｃ電位が与えられている。また、前記入力配線２と■、
ｓ電源ノード（接地端）との間には、前記実施例と同様
に入力保護用のＮ″ｆ−ヤネルＭＯＳトランジスタ２２
が接続されており、このＭＯＳトランジスタ２２のドレ
イン・ソース間にＮＰＮ型の寄生バイポーラトランジス
タ２３が存在しており、このＮＰＮ）ランジスタ２３の
ベースおよび前記ＭＯ８）ランジスタ２２のゲートはそ
れぞれｖ３Ｂ電位が与えられている。
ｓ電源ノード（接地端）との間には、前記実施例と同様
に入力保護用のＮ″ｆ−ヤネルＭＯＳトランジスタ２２
が接続されており、このＭＯＳトランジスタ２２のドレ
イン・ソース間にＮＰＮ型の寄生バイポーラトランジス
タ２３が存在しており、このＮＰＮ）ランジスタ２３の
ベースおよび前記ＭＯ８）ランジスタ２２のゲートはそ
れぞれｖ３Ｂ電位が与えられている。
第２図（ｂ）は上記入力配線２、ＭＯＳトランジスタ２
０および２２の半導体基板上の７９ターンを示しておシ
、その断面構造を第２図（Ｃ１に示している。
０および２２の半導体基板上の７９ターンを示しておシ
、その断面構造を第２図（Ｃ１に示している。
即ち、２４はＮ型の半導体基板、２５は上記基板の表面
の一部に形成されたＰ＋拡散領域（前記Ｐチャネルトラ
ンジスタ２０のドレイン）、２６は上記Ｐ＋領域２５の
囲フをチャネル領域をあけて囲むように前記基板の表面
の一部に形成されたＰ＋拡散領域（前記Ｐチャネルトラ
ンジスタ２０のソース）、２７は前記Ｐ＋領域２５の回
りを囲むようにチャネル領域上にゲート酸化膜（図示せ
ず）を介してパターン形成されたグー）ＴＪｌ極、２８
は前記基板の表面の一部に設けられたＰウェル領域、６
は上記Ｐウェル領域の表面の一部に形成されたＮ＋拡散
領域（前記Ｎチャネルトランジスタ２２のドレイン）、
７は上記Ｎ 領域６の回りをチャネル領域をあけて囲む
ように前記Ｐウェル領域２８の表面の一部に形成された
Ｎ 拡散領域（前記Ｎチャネルトランジスタ２２のソー
ス））８は前記Ｎ＋領領域の囲）を囲むようにチャネル
領域上にゲート酸化膜（図示せず）を介して・ぐターン
形成されたゲート電極、２９は基板上の絶縁膜（図示せ
ず）上に／臂ターン形成され、前記Ｐチャネルトランジ
スタ２０のソース（Ｐ＋ 領域２６）およびゲート電極
２７にコンタクトするＶＣＣ電源配線、３０は同様にノ
母ターン形成され、前記Ｎチャネルトランジスタ２２の
ソース（Ｎ＋領域７）およびゲート電極８にコンタクト
するｖｓｓ電源配線、２は同様にパターン形成され、前
記ｐｙ−十ネルトランジスタ２０のドレイン（Ｐ＋領域
２５）およびＮチャネルトランジスタ２２のドレイン（
Ｎ＋領域６）にコンタクトすると共に人力・ぐラド（図
示せず）と入力ゲート（図示せず）との間を接続する入
力配線である。
の一部に形成されたＰ＋拡散領域（前記Ｐチャネルトラ
ンジスタ２０のドレイン）、２６は上記Ｐ＋領域２５の
囲フをチャネル領域をあけて囲むように前記基板の表面
の一部に形成されたＰ＋拡散領域（前記Ｐチャネルトラ
ンジスタ２０のソース）、２７は前記Ｐ＋領域２５の回
りを囲むようにチャネル領域上にゲート酸化膜（図示せ
ず）を介してパターン形成されたグー）ＴＪｌ極、２８
は前記基板の表面の一部に設けられたＰウェル領域、６
は上記Ｐウェル領域の表面の一部に形成されたＮ＋拡散
領域（前記Ｎチャネルトランジスタ２２のドレイン）、
７は上記Ｎ 領域６の回りをチャネル領域をあけて囲む
ように前記Ｐウェル領域２８の表面の一部に形成された
Ｎ 拡散領域（前記Ｎチャネルトランジスタ２２のソー
ス））８は前記Ｎ＋領領域の囲）を囲むようにチャネル
領域上にゲート酸化膜（図示せず）を介して・ぐターン
形成されたゲート電極、２９は基板上の絶縁膜（図示せ
ず）上に／臂ターン形成され、前記Ｐチャネルトランジ
スタ２０のソース（Ｐ＋ 領域２６）およびゲート電極
２７にコンタクトするＶＣＣ電源配線、３０は同様にノ
母ターン形成され、前記Ｎチャネルトランジスタ２２の
ソース（Ｎ＋領域７）およびゲート電極８にコンタクト
するｖｓｓ電源配線、２は同様にパターン形成され、前
記ｐｙ−十ネルトランジスタ２０のドレイン（Ｐ＋領域
２５）およびＮチャネルトランジスタ２２のドレイン（
Ｎ＋領域６）にコンタクトすると共に人力・ぐラド（図
示せず）と入力ゲート（図示せず）との間を接続する入
力配線である。
上記ＣＭＯ８ｆｉ半導体集積回路の入力保護回路におい
ては、ｖｃｃ電源配線２９と入力配線２との間にＰ＋領
域２５、基板２４、Ｐ＋領域２６からなるＰＮＰ型の寄
生トランジスタ２Ｊが生じておシ、そのペース（基板２
４）はＶ□電位釦なっている。また、上記入力配線２と
ｖｓｓ電源配線３０とＯ間ＫＮ＋領域６、Ｐウェル領域
２８、Ｎ＋領域７からなるＮＰＮ型の寄生トランジスタ
２３が生じてお）、そのベース（Ｐウェル領域２８）は
ＶＣＣ電位になっている。
ては、ｖｃｃ電源配線２９と入力配線２との間にＰ＋領
域２５、基板２４、Ｐ＋領域２６からなるＰＮＰ型の寄
生トランジスタ２Ｊが生じておシ、そのペース（基板２
４）はＶ□電位釦なっている。また、上記入力配線２と
ｖｓｓ電源配線３０とＯ間ＫＮ＋領域６、Ｐウェル領域
２８、Ｎ＋領域７からなるＮＰＮ型の寄生トランジスタ
２３が生じてお）、そのベース（Ｐウェル領域２８）は
ＶＣＣ電位になっている。
従りて、上記入力保護回路によれば、負の過電圧入力に
対しては、前記実施例と同様ＫＮｆ−ヤネルＭＯ８）ラ
ンジスタ２２およびその寄生トランジスタ２３によ）入
力保護が行われ、正の過電圧入力に対しては、Ｐｆヤネ
ルＭＯＳトランジスタ２０およびその寄生トランジスタ
ｘｘＫより入力保護が行われる。この場合、前述したよ
うに基板内部に流入する電流が大幅に減少することによ
ル、静電破壊のみならずＣＭ０３型半導体集積回路に特
有のラッチアップをも防ぐことが可能になる。
対しては、前記実施例と同様ＫＮｆ−ヤネルＭＯ８）ラ
ンジスタ２２およびその寄生トランジスタ２３によ）入
力保護が行われ、正の過電圧入力に対しては、Ｐｆヤネ
ルＭＯＳトランジスタ２０およびその寄生トランジスタ
ｘｘＫより入力保護が行われる。この場合、前述したよ
うに基板内部に流入する電流が大幅に減少することによ
ル、静電破壊のみならずＣＭ０３型半導体集積回路に特
有のラッチアップをも防ぐことが可能になる。
上述し九ように本発明の半導体集積回路によれば、入力
保護素子としてＭＯ＋３）ランジスタを入力配線と所定
電位端との間に接続し、そのドレインの回りを囲むよう
にゲート電極を形成して所定電位端に接続しているので
、チップ上の入力保護回路の占有面積が小さいながらも
静電破壊耐圧を向上できるようになった。これによって
、集積回路製造上の歩留シが向上し、使用者にとって取
り扱い易い集積回路を実現できるようＫなった。
保護素子としてＭＯ＋３）ランジスタを入力配線と所定
電位端との間に接続し、そのドレインの回りを囲むよう
にゲート電極を形成して所定電位端に接続しているので
、チップ上の入力保護回路の占有面積が小さいながらも
静電破壊耐圧を向上できるようになった。これによって
、集積回路製造上の歩留シが向上し、使用者にとって取
り扱い易い集積回路を実現できるようＫなった。
第１図（ａＪは本発明の一実施例に係るＮ′ｆヤネル型
半導体集積回路における入力保護回路を示す回路図、第
１図（ｂ）は同図（ａ）のＭＯＳ）ランジスタ部の平面
ツクターンを示す図、第１図（ｃｌは同図（ｂ）のＯ や−中線に沿う断面図、第２図（ａｌは他の実施例に係
るＣＭＯ８型牛導型巣導体集積回路る入力保護回路を示
す回路図、第２図（ｂ）は同図（ａ）のＭＯＳ）のＣＭ
Ｏ８型半導体集積回路における入力保護回路を示す回路
図である。 １・・・入力パッド、２・・・入力配線、３．２０・・
・Ｎ！、ＪＭ、に３Ｈ／ｊ５ｇ＃ＪＱ９．−．λ、ｒｔ
）ｋＷＬ４＋ｌジスタ【Ｎ″４，２４・・・基板、６．
７・・・Ｎ＋領領域８．２７・・・ｒ−計電極、９，３
０・・・ｖｓ８配線、２０・・・Ｐｆヤネルトランジス
タ、２１・・・ＰＮＰ ）ランジスタ、２５．２６・・
・Ｐ＋ 領域、２８・・・Ｐウェル、２９・・・■ＣＣ
配線。
半導体集積回路における入力保護回路を示す回路図、第
１図（ｂ）は同図（ａ）のＭＯＳ）ランジスタ部の平面
ツクターンを示す図、第１図（ｃｌは同図（ｂ）のＯ や−中線に沿う断面図、第２図（ａｌは他の実施例に係
るＣＭＯ８型牛導型巣導体集積回路る入力保護回路を示
す回路図、第２図（ｂ）は同図（ａ）のＭＯＳ）のＣＭ
Ｏ８型半導体集積回路における入力保護回路を示す回路
図である。 １・・・入力パッド、２・・・入力配線、３．２０・・
・Ｎ！、ＪＭ、に３Ｈ／ｊ５ｇ＃ＪＱ９．−．λ、ｒｔ
）ｋＷＬ４＋ｌジスタ【Ｎ″４，２４・・・基板、６．
７・・・Ｎ＋領領域８．２７・・・ｒ−計電極、９，３
０・・・ｖｓ８配線、２０・・・Ｐｆヤネルトランジス
タ、２１・・・ＰＮＰ ）ランジスタ、２５．２６・・
・Ｐ＋ 領域、２８・・・Ｐウェル、２９・・・■ＣＣ
配線。
Claims (3)
- （１）入力配線と第１の電源電位端との間または上記入
力配線と上記第１の電源電位端より高電位の第２の電源
電位端との間の少なくとも一方に接続され、ドレインの
回りを囲むようにゲート電極が形成され、このゲート電
極が前記第１の電源電位端または第２の電源電位端に接
続されたＭＯＳトランジスタを用いてなる入力保護回路
を有することを特徴とする半導体集積回路。 - （２）前記ＭＯＳトランジスタは、そのドレインが前記
入力配線に接続され、ソースおよびゲート電極が前記第
１の電源電位端に接続されてなるＮチャネルトランジス
タであることを特徴とする前記特許請求の範囲第１項記
載の半導体集積回路。 - （３）前記ＭＯＳトランジスタは、そのドレインが前記
入力配線に接続され、ソースおよびゲートが前記第１の
電源電位端に接続されてなるＮチャネルＭＯＳトランジ
スタと、そのドレインが前記入力配線に接続され、ソー
スおよびゲートが前記第２の電源電位端に接続されてな
るＰチャネルＭＯＳトランジスタとであることを特徴と
する前記特許請求の範囲第１項記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033403A JPS63202056A (ja) | 1987-02-18 | 1987-02-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62033403A JPS63202056A (ja) | 1987-02-18 | 1987-02-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63202056A true JPS63202056A (ja) | 1988-08-22 |
Family
ID=12385629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62033403A Pending JPS63202056A (ja) | 1987-02-18 | 1987-02-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63202056A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02192760A (ja) * | 1989-01-20 | 1990-07-30 | Nec Ic Microcomput Syst Ltd | 半導体集積回路装置の過電圧吸収回路 |
| EP0470371A2 (en) * | 1990-07-06 | 1992-02-12 | Kabushiki Kaisha Toshiba | Semiconductor device with input protection circuit of high withstand voltage |
| US5539233A (en) * | 1993-07-22 | 1996-07-23 | Texas Instruments Incorporated | Controlled low collector breakdown voltage vertical transistor for ESD protection circuits |
| US5910675A (en) * | 1995-12-14 | 1999-06-08 | Nec Corporation | Semiconductor device and method of making the same |
| KR100333126B1 (ko) * | 1998-08-20 | 2002-09-25 | 주식회사 하이닉스반도체 | 반도체소자의esd보호장치 |
| US6670679B2 (en) | 2001-06-25 | 2003-12-30 | Nec Electronics Corporation | Semiconductor device having an ESD protective circuit |
| US7112852B2 (en) | 2001-04-24 | 2006-09-26 | Nec Electronics Corporation | Semiconductor device |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS577970A (en) * | 1980-06-18 | 1982-01-16 | Nec Corp | Semiconductor device |
| JPS58138073A (ja) * | 1982-02-12 | 1983-08-16 | Toshiba Corp | 入力保護回路 |
| JPS6132562A (ja) * | 1984-07-25 | 1986-02-15 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-02-18 JP JP62033403A patent/JPS63202056A/ja active Pending
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