JPH0855984A - 集積回路用の保護構造 - Google Patents
集積回路用の保護構造Info
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- JPH0855984A JPH0855984A JP7171051A JP17105195A JPH0855984A JP H0855984 A JPH0855984 A JP H0855984A JP 7171051 A JP7171051 A JP 7171051A JP 17105195 A JP17105195 A JP 17105195A JP H0855984 A JPH0855984 A JP H0855984A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0288—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using passive elements as protective elements, e.g. resistors, capacitors, inductors, spark-gaps
-
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- H01—ELECTRIC ELEMENTS
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01—ELECTRIC ELEMENTS
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 本発明は、ｎチャンネルＭＯＳ電界効果トラ
ンジスタを有する集積回路において保護のためにトラン
ジスタがバイポーラ状態に迅速に変化し、そのバイポー
ラ状態が安定している保護構造を提供することを目的と
する。 【解決手段】 ｎチャンネルＭＯＳ電界効果トランジス
タのドレイン領域2 とドレイン接触領域4 の下方におい
て、ドレイン領域2 およびドレイン接触領域4 よりもよ
り軽くドープされたｎ型抵抗領域10が形成され、それに
よってドレイン領域2 とドレイン接触領域4 との間の導
電接続を構成していることを特徴とする。このような構
造により破壊電圧に達したときドレイン領域2 とチャン
ネル11との間がコレクタ接合となるバイポーラトランジ
スタでｎ型抵抗領域10もチャンネル11との間でコレクタ
接合の一部を形成するために大きい電力を吸収すること
ができる。
ンジスタを有する集積回路において保護のためにトラン
ジスタがバイポーラ状態に迅速に変化し、そのバイポー
ラ状態が安定している保護構造を提供することを目的と
する。 【解決手段】 ｎチャンネルＭＯＳ電界効果トランジス
タのドレイン領域2 とドレイン接触領域4 の下方におい
て、ドレイン領域2 およびドレイン接触領域4 よりもよ
り軽くドープされたｎ型抵抗領域10が形成され、それに
よってドレイン領域2 とドレイン接触領域4 との間の導
電接続を構成していることを特徴とする。このような構
造により破壊電圧に達したときドレイン領域2 とチャン
ネル11との間がコレクタ接合となるバイポーラトランジ
スタでｎ型抵抗領域10もチャンネル11との間でコレクタ
接合の一部を形成するために大きい電力を吸収すること
ができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ｎチャンネルＭＯ
Ｓ電界効果トランジスタを有する集積回路のための保護
構造に関する。
Ｓ電界効果トランジスタを有する集積回路のための保護
構造に関する。
【０００２】
【従来の技術】そのような保護構造は、ＩＣのピンに到
達する静電放電電流からＩＣを保護するように機能す
る。そのような放電電流は、帯電されたものを例えば
人、金属器具、またはケース等を通して放電した結果と
してＩＣの操作期間中にピンに到達する。
達する静電放電電流からＩＣを保護するように機能す
る。そのような放電電流は、帯電されたものを例えば
人、金属器具、またはケース等を通して放電した結果と
してＩＣの操作期間中にピンに到達する。
【０００３】文献（EOS/ESD Symposium Proceedings 19
91, p.88, Charvaka Duvvury and Robert Rountree, ）
によって、ｎチャンネルＭＯＳ電界効果トランジスタを
有し、静電過負荷に対して入力または出力を保護するよ
うに設計された集積回路（ＩＣ）のための保護配置が知
られている。これを達成するためには、ピン、すなわち
それぞれの入力または出力に接続され、常に寄生のバイ
ポーラトランジスタを含んでいるトランジスタが、低電
圧、高電流で動作されることができるバイポーラ状態に
変化されなければならない。これは“スナップバック”
と呼ばれる。バイポーラモードにおける電圧の減少のた
めに、トランジスタはより電力を吸収することができ
る。さらにトランジスタを保護するために、バイポーラ
状態への変化は可能な限り速くなければならず、またバ
イポーラ状態は可能な限り安定に維持されなければなら
ない。その理由は、第２の“スナップバック”、すなわ
ちバイポーラトランジスタの“第２のブレイクダウン”
がこのバイポーラトランジスタを破壊するからである。
91, p.88, Charvaka Duvvury and Robert Rountree, ）
によって、ｎチャンネルＭＯＳ電界効果トランジスタを
有し、静電過負荷に対して入力または出力を保護するよ
うに設計された集積回路（ＩＣ）のための保護配置が知
られている。これを達成するためには、ピン、すなわち
それぞれの入力または出力に接続され、常に寄生のバイ
ポーラトランジスタを含んでいるトランジスタが、低電
圧、高電流で動作されることができるバイポーラ状態に
変化されなければならない。これは“スナップバック”
と呼ばれる。バイポーラモードにおける電圧の減少のた
めに、トランジスタはより電力を吸収することができ
る。さらにトランジスタを保護するために、バイポーラ
状態への変化は可能な限り速くなければならず、またバ
イポーラ状態は可能な限り安定に維持されなければなら
ない。その理由は、第２の“スナップバック”、すなわ
ちバイポーラトランジスタの“第２のブレイクダウン”
がこのバイポーラトランジスタを破壊するからである。
【０００４】
【発明が解決しようとする課題】本発明の目的は、トラ
ンジスタのバイポーラ状態がより安定し、かつバイポー
ラ状態へ迅速に変化するように保護構造を改良すること
である。
ンジスタのバイポーラ状態がより安定し、かつバイポー
ラ状態へ迅速に変化するように保護構造を改良すること
である。
【０００５】
【課題を解決するための手段】本発明によれば、この目
的は、ドレイン領域およびドレイン接触領域の下方にド
レイン領域およびドレイン接触領域よりも軽くドープさ
れたｎ型抵抗領域を設け、ドレイン領域とドレイン接触
領域との間に導電接続を提供することによって達成され
る。
的は、ドレイン領域およびドレイン接触領域の下方にド
レイン領域およびドレイン接触領域よりも軽くドープさ
れたｎ型抵抗領域を設け、ドレイン領域とドレイン接触
領域との間に導電接続を提供することによって達成され
る。
【０００６】この配置において、通常のｎチャンネルＭ
ＯＳトランジスタのように、ドレイン・ゲートの縁部
は、浅く、多量にドープされたｐｎ接合部によって形成
される。これによって、バイポーラモードへ変化するた
めの、すなわちスナップバックのための低い破壊電圧が
確保され、従ってそれは迅速に生じる。本発明によって
設けられるｎ型抵抗領域のために、より軽くドープされ
たこの抵抗領域は、ドレインの縁部の近くの基体の内部
にさらに延在する。これによって、バイポーラ状態に変
化する期間中に熱的過負荷がかかるリスクが排除され
る。このこと自体は、ｐｎ接合部において電流の縮小が
破壊電圧で生じ、それはドレイン／ゲートの縁部に沿っ
て分配されるという事実によって説明される。また、ド
レイン接触領域における金属性コンタクトの、ドレイン
領域に対するスプリアス熱効果、従って、トランジスタ
の動作に対するスプリアス熱効果は避けられる。その理
由は、トランジスタ領域のために、ドレイン／ゲートの
縁部から接触部にかけて大きい間隔があり、それによっ
て接触部への熱伝導が大きい距離を通じて行われるから
である。ドレイン領域とドレイン接触領域との間には、
ドレイン領域およびドレイン接触領域のｎ型ドープ部分
によって橋絡していないｎ型抵抗領域が基体の表面にお
いて設けられている。ドレイン領域およびドレイン接触
領域は、同じレベルでｎ型のドープをされる。トランジ
スタがバイポーラ状態へ変化する期間中に局部的な加熱
（“加熱点”）が避けられるという利点に加えて、非常
にスペースを節約する配置が得られる。その理由は、抵
抗領域が基体中に設けられるので、付加的な抵抗素子が
必要とされないからである。さらに、ｎチャンネルトラ
ンジスタは、付加的な段階およびＩＣを製造するための
通常のＭＯＳ処理による付加的なマスクなしで作られる
ことができる。
ＯＳトランジスタのように、ドレイン・ゲートの縁部
は、浅く、多量にドープされたｐｎ接合部によって形成
される。これによって、バイポーラモードへ変化するた
めの、すなわちスナップバックのための低い破壊電圧が
確保され、従ってそれは迅速に生じる。本発明によって
設けられるｎ型抵抗領域のために、より軽くドープされ
たこの抵抗領域は、ドレインの縁部の近くの基体の内部
にさらに延在する。これによって、バイポーラ状態に変
化する期間中に熱的過負荷がかかるリスクが排除され
る。このこと自体は、ｐｎ接合部において電流の縮小が
破壊電圧で生じ、それはドレイン／ゲートの縁部に沿っ
て分配されるという事実によって説明される。また、ド
レイン接触領域における金属性コンタクトの、ドレイン
領域に対するスプリアス熱効果、従って、トランジスタ
の動作に対するスプリアス熱効果は避けられる。その理
由は、トランジスタ領域のために、ドレイン／ゲートの
縁部から接触部にかけて大きい間隔があり、それによっ
て接触部への熱伝導が大きい距離を通じて行われるから
である。ドレイン領域とドレイン接触領域との間には、
ドレイン領域およびドレイン接触領域のｎ型ドープ部分
によって橋絡していないｎ型抵抗領域が基体の表面にお
いて設けられている。ドレイン領域およびドレイン接触
領域は、同じレベルでｎ型のドープをされる。トランジ
スタがバイポーラ状態へ変化する期間中に局部的な加熱
（“加熱点”）が避けられるという利点に加えて、非常
にスペースを節約する配置が得られる。その理由は、抵
抗領域が基体中に設けられるので、付加的な抵抗素子が
必要とされないからである。さらに、ｎチャンネルトラ
ンジスタは、付加的な段階およびＩＣを製造するための
通常のＭＯＳ処理による付加的なマスクなしで作られる
ことができる。
【０００７】本発明の好ましい実施例において、抵抗領
域は、ドレイン領域のゲート／ドレインの縁部よりも先
には延在しない。これによって、抵抗領域をドレイン領
域に良好に結合することができ、また、ドレイン領域の
面積をできる限り大きくカバーすることが可能になる。
ドレイン領域は、ソース領域とドレイン領域との間のゲ
ート電極の下方に形成されたチャンネルの寸法は影響を
受けないという事実によって制限される。有利なこと
に、抵抗領域は、ドレイン接触領域全体の下方に延在
し、それによって抵抗領域とドレイン接触領域との間の
良好な接触が確実になる。有利なことに、抵抗領域の幅
は１０μｍ以上であり、好ましくは１００μｍである。
高性能のｎチャンネルＭＯＳトランジスタの通常の寸法
と比較して、これは非常に有利な寸法である。従って、
抵抗領域の幅はトランジスタの幅よりもわずかに大き
い。これはＣＭＯＳ処理のｎ型ウェルを抵抗領域として
使用するのに有利である。
域は、ドレイン領域のゲート／ドレインの縁部よりも先
には延在しない。これによって、抵抗領域をドレイン領
域に良好に結合することができ、また、ドレイン領域の
面積をできる限り大きくカバーすることが可能になる。
ドレイン領域は、ソース領域とドレイン領域との間のゲ
ート電極の下方に形成されたチャンネルの寸法は影響を
受けないという事実によって制限される。有利なこと
に、抵抗領域は、ドレイン接触領域全体の下方に延在
し、それによって抵抗領域とドレイン接触領域との間の
良好な接触が確実になる。有利なことに、抵抗領域の幅
は１０μｍ以上であり、好ましくは１００μｍである。
高性能のｎチャンネルＭＯＳトランジスタの通常の寸法
と比較して、これは非常に有利な寸法である。従って、
抵抗領域の幅はトランジスタの幅よりもわずかに大き
い。これはＣＭＯＳ処理のｎ型ウェルを抵抗領域として
使用するのに有利である。
【０００８】抵抗領域の深さが実質的にドレイン領域ま
たはドレイン接触領域の深さよりも深く、特に３倍乃至
５倍の深さである場合も有利である。深さは、個々のト
ランジスタの所望の機能に従って選択される。“実質的
に大きい”というのは１．５倍以上であることを示して
いる。
たはドレイン接触領域の深さよりも深く、特に３倍乃至
５倍の深さである場合も有利である。深さは、個々のト
ランジスタの所望の機能に従って選択される。“実質的
に大きい”というのは１．５倍以上であることを示して
いる。
【０００９】本発明の別の好ましい実施例において、ソ
ース領域の下方にソース領域よりも軽くドープされたｎ
型の領域が設けられる。従って、その場所においても、
電極の金属リード線による合金効果のために生じる短絡
の発生が避けられる。
ース領域の下方にソース領域よりも軽くドープされたｎ
型の領域が設けられる。従って、その場所においても、
電極の金属リード線による合金効果のために生じる短絡
の発生が避けられる。
【００１０】また、ドレイン領域は、保護されるＩＣの
入力トランジスタの入力素子、特にゲート電極にコンタ
クトを介して直接に接続される。
入力トランジスタの入力素子、特にゲート電極にコンタ
クトを介して直接に接続される。
【００１１】本発明によるトランジスタの配置によって
提供される静電帯電に対する保護はまた、高速回路中で
使用されるソースおよびドレインの非常に浅い接触部を
有するトランジスタにも有効である。そのようなトラン
ジスタは、シリサイド化技術で有効なように構成され、
使用されることもできる。これは、ゲート、ソース、お
よびドレイン領域のいずれか１つだけがシリサイド化さ
れる場合およびこれらの全ての領域がシリサイド化され
る場合の両方に適用される。そのようなトランジスタの
場合、本発明によって設計されたトランジスタは特に有
効である。その理由は、シリサイド化された領域は非常
に低い比抵抗を有しているため、通常そのようなトラン
ジスタは静電状態下では特に弱いからである。ここにお
いて、抵抗領域によって提供される保護は特に効果的で
ある。
提供される静電帯電に対する保護はまた、高速回路中で
使用されるソースおよびドレインの非常に浅い接触部を
有するトランジスタにも有効である。そのようなトラン
ジスタは、シリサイド化技術で有効なように構成され、
使用されることもできる。これは、ゲート、ソース、お
よびドレイン領域のいずれか１つだけがシリサイド化さ
れる場合およびこれらの全ての領域がシリサイド化され
る場合の両方に適用される。そのようなトランジスタの
場合、本発明によって設計されたトランジスタは特に有
効である。その理由は、シリサイド化された領域は非常
に低い比抵抗を有しているため、通常そのようなトラン
ジスタは静電状態下では特に弱いからである。ここにお
いて、抵抗領域によって提供される保護は特に効果的で
ある。
【００１２】本発明によるトランジスタは、ＩＣの出力
を保護するために使用されることができる。その後、そ
れ自体でＩＣの出力段を形成するため、別個の素子は保
護装置には必要とされない。従って、スペースは使用さ
れるチップ技術において節約されることができる。本発
明によるトランジスタは、例えば、オープン・ドレイン
出力、およびプッシュ・プル段として使用され、また、
ＣＭＯＳ技術における結合された出力および入力におい
て使用される。ＩＣの入力を保護するために、保護構造
のドレイン領域の端子は、ゲート電極が通常接地電位で
あるソース電位に接続された状態で、比抵抗の低い通路
を介してトランジスタのゲート電極等の入力素子に接続
されている。本発明による保護構造はまた、供給リード
線間、特にＩＣの、またはＩＣの部分回路の正の供給リ
ード線と接地点との間で使用される。本発明は以下、添
付された図面に関してより詳細に説明される。
を保護するために使用されることができる。その後、そ
れ自体でＩＣの出力段を形成するため、別個の素子は保
護装置には必要とされない。従って、スペースは使用さ
れるチップ技術において節約されることができる。本発
明によるトランジスタは、例えば、オープン・ドレイン
出力、およびプッシュ・プル段として使用され、また、
ＣＭＯＳ技術における結合された出力および入力におい
て使用される。ＩＣの入力を保護するために、保護構造
のドレイン領域の端子は、ゲート電極が通常接地電位で
あるソース電位に接続された状態で、比抵抗の低い通路
を介してトランジスタのゲート電極等の入力素子に接続
されている。本発明による保護構造はまた、供給リード
線間、特にＩＣの、またはＩＣの部分回路の正の供給リ
ード線と接地点との間で使用される。本発明は以下、添
付された図面に関してより詳細に説明される。
【００１３】
【発明の実施の形態】ｐタイプの基体1 上において、２
つのｎチャンネルトランジスタのそれぞれにドレイン領
域2 とソース領域3 が設けられている。また、ドレイン
領域2 から分離し、両方のトランジスタに一緒に使用さ
れることのできるドレイン接触領域4も設けられてい
る。ドレイン接触領域4 は、図１に示されているよう
に、両方のトランジスタのドレイン接触部5 を設けられ
ている。ソース接触部6 は、２個のトランジスタのそれ
ぞれのソース領域3 上に設けられている。各トランジス
タのドレイン領域2 とソース領域3 との間において、ゲ
ート電極7 が絶縁層8 上に設けられている。各トランジ
スタのドレイン領域2 とドレイン接触領域4 との間には
フィールド酸化物層9 が配置されており、ドレイン接触
領域4 からドレイン領域2 を分離している。２個のトラ
ンジスタの配置は、対称軸Ａに関して対称である。ドレ
イン接触部5 およびソース接触部6 に接続するために、
導電路15および16がドレイン領域およびソース領域上に
それぞれ付着されている。導電路は、典型的にアルミニ
ウムで作られており、パッドに導かれている。
つのｎチャンネルトランジスタのそれぞれにドレイン領
域2 とソース領域3 が設けられている。また、ドレイン
領域2 から分離し、両方のトランジスタに一緒に使用さ
れることのできるドレイン接触領域4も設けられてい
る。ドレイン接触領域4 は、図１に示されているよう
に、両方のトランジスタのドレイン接触部5 を設けられ
ている。ソース接触部6 は、２個のトランジスタのそれ
ぞれのソース領域3 上に設けられている。各トランジス
タのドレイン領域2 とソース領域3 との間において、ゲ
ート電極7 が絶縁層8 上に設けられている。各トランジ
スタのドレイン領域2 とドレイン接触領域4 との間には
フィールド酸化物層9 が配置されており、ドレイン接触
領域4 からドレイン領域2 を分離している。２個のトラ
ンジスタの配置は、対称軸Ａに関して対称である。ドレ
イン接触部5 およびソース接触部6 に接続するために、
導電路15および16がドレイン領域およびソース領域上に
それぞれ付着されている。導電路は、典型的にアルミニ
ウムで作られており、パッドに導かれている。
【００１４】ドレイン領域2 およびドレイン接触領域4
の下方には、ドレイン領域2 およびドレイン接触領域4
よりも軽くドープされたｎ型ウェル10がある。ドレイン
領域2 はフィールド酸化物層9 によってドレイン接触領
域4 から分離されているので、ドレイン領域2 とドレイ
ン接触領域4 との間の導電はｎ型ウェル10を介して行わ
れる。ｎ型ウェル10は、ドレイン接触領域4 全体の下方
にドレイン領域2 のそれぞれのゲート／ドレインの縁部
の周辺まで延在している。これによって、ｎ型ウェル10
とドレイン領域2 との間およびｎ型ウェル10とドレイン
接触領域4 との間の良好な接触が確実になる。ｎ型ウェ
ル10は、ゲート／ドレインの縁部に完全に到達する訳で
はないが、それによって、ドレイン領域2 とソース領域
3 との間のゲート電極7 の下方にある各トランジスタに
おけるチャンネル11が、ｎ型ウェルによって狭くされる
ことはない。ｎ型ウェル10はさらに、ドレイン領域2 の
数倍の深さまで基体1 に延在しており、それによってｐ
ｎ接合部はさらに基体の内部へ移動する。これによっ
て、より深いが、ドレイン領域2 とチャンネル領域11と
の間のものよりも軽くドープされたｐｎ接合部が生じ
る。コンタクトパッド12を介して、保護用の装置は、入
力トランジスタのゲート電極等の、ＩＣの入力素子に接
続される。
の下方には、ドレイン領域2 およびドレイン接触領域4
よりも軽くドープされたｎ型ウェル10がある。ドレイン
領域2 はフィールド酸化物層9 によってドレイン接触領
域4 から分離されているので、ドレイン領域2 とドレイ
ン接触領域4 との間の導電はｎ型ウェル10を介して行わ
れる。ｎ型ウェル10は、ドレイン接触領域4 全体の下方
にドレイン領域2 のそれぞれのゲート／ドレインの縁部
の周辺まで延在している。これによって、ｎ型ウェル10
とドレイン領域2 との間およびｎ型ウェル10とドレイン
接触領域4 との間の良好な接触が確実になる。ｎ型ウェ
ル10は、ゲート／ドレインの縁部に完全に到達する訳で
はないが、それによって、ドレイン領域2 とソース領域
3 との間のゲート電極7 の下方にある各トランジスタに
おけるチャンネル11が、ｎ型ウェルによって狭くされる
ことはない。ｎ型ウェル10はさらに、ドレイン領域2 の
数倍の深さまで基体1 に延在しており、それによってｐ
ｎ接合部はさらに基体の内部へ移動する。これによっ
て、より深いが、ドレイン領域2 とチャンネル領域11と
の間のものよりも軽くドープされたｐｎ接合部が生じ
る。コンタクトパッド12を介して、保護用の装置は、入
力トランジスタのゲート電極等の、ＩＣの入力素子に接
続される。
【００１５】図３は、本発明による保護構造をＩＣの入
力部分において使用した一実施例を示している。保護構
造17は、抵抗領域10によって形成された抵抗と直列に接
続されたトランジスタ18を示している。ドレイン接触領
域に接続された導電路15は、外部パッド19に導かれ、そ
れを介してＩＣは外部接続部に接続されることができ
る。トランジスタ18は、ソース端子からの導電路16と、
接地面であるのが好ましい固定電位に接続されたゲート
電極7 にダイオードとして接続される。トランジスタ18
のドレイン領域は、ＩＣの入力素子21、すなわちＩＣの
内部部分に接続されたそれ自体の端子12を有している。
ここでは、入力素子は、ＣＭＯＳインバータ段である。
力部分において使用した一実施例を示している。保護構
造17は、抵抗領域10によって形成された抵抗と直列に接
続されたトランジスタ18を示している。ドレイン接触領
域に接続された導電路15は、外部パッド19に導かれ、そ
れを介してＩＣは外部接続部に接続されることができ
る。トランジスタ18は、ソース端子からの導電路16と、
接地面であるのが好ましい固定電位に接続されたゲート
電極7 にダイオードとして接続される。トランジスタ18
のドレイン領域は、ＩＣの入力素子21、すなわちＩＣの
内部部分に接続されたそれ自体の端子12を有している。
ここでは、入力素子は、ＣＭＯＳインバータ段である。
【００１６】図４は、本発明による保護構造の別の可能
な使用の一例を示している。保護構造17は、ここではＩ
Ｃのプッシュ・プル出力段22の部分として使用されてい
る。その構造は、それぞれがそのドレインと直列に接続
された抵抗を有している幾つかの並列に接続されたトラ
ンジスタ18で構成されており、抵抗は抵抗領域10によっ
て形成されている。ドレイン端子15は、パッド19に接続
されており、そのパッドは、入力／出力パッドである。
それぞれが抵抗領域10を有する並列に接続されたトラン
ジスタ18は、幾つかの端子が並列に接続された状態で図
１に示されているような保護構造と対応する。保護構造
17のドレイン領域の端子12は、抵抗20を通してＩＣの内
部部分の入力23に接続されている。ゲート電極は、ＩＣ
の内部部分から導かれている信号ライン24によって駆動
される。同様に、プッシュ・プル段の第２のブランチを
形成するｐチャンネルトランジスタ25のゲート電極は、
ＩＣの内部部分から導かれている信号ライン26によって
駆動される。一般に、プッシュ・プル段の第２のブラン
チのトランジスタ25のｗ／ｌ比は、実質的に第１のブラ
ンチのトランジスタ18のｗ／ｌ比よりも大きい。
な使用の一例を示している。保護構造17は、ここではＩ
Ｃのプッシュ・プル出力段22の部分として使用されてい
る。その構造は、それぞれがそのドレインと直列に接続
された抵抗を有している幾つかの並列に接続されたトラ
ンジスタ18で構成されており、抵抗は抵抗領域10によっ
て形成されている。ドレイン端子15は、パッド19に接続
されており、そのパッドは、入力／出力パッドである。
それぞれが抵抗領域10を有する並列に接続されたトラン
ジスタ18は、幾つかの端子が並列に接続された状態で図
１に示されているような保護構造と対応する。保護構造
17のドレイン領域の端子12は、抵抗20を通してＩＣの内
部部分の入力23に接続されている。ゲート電極は、ＩＣ
の内部部分から導かれている信号ライン24によって駆動
される。同様に、プッシュ・プル段の第２のブランチを
形成するｐチャンネルトランジスタ25のゲート電極は、
ＩＣの内部部分から導かれている信号ライン26によって
駆動される。一般に、プッシュ・プル段の第２のブラン
チのトランジスタ25のｗ／ｌ比は、実質的に第１のブラ
ンチのトランジスタ18のｗ／ｌ比よりも大きい。
【００１７】本発明によるトランジスタの配置の動作は
以下のようなものである。例えば、正の電圧パルスがＩ
Ｃのピンを介してこのピンに接続されたドレイン接触領
域に供給される場合、ｎチャンネルＭＯＳトランジスタ
は、ドレイン・ソース、またはドレイン・基体の破壊電
圧に到達した際にバイポーラ動作状態になる。この動作
状態はまた、“ｎｐｎ状態”とも呼ばれる。導電路16
は、典型的に接地点に接続されている。ｎ型ウェル10
は、それぞれのトランジスタのドレイン領域2 およびド
レイン接触領域4 の間で一連の抵抗を形成する。それは
またドレイン領域2とチャンネル11との間にｐｎ接合
部、すなわちコレクタｐｎ接合部を形成し、それは基体
11に深く延在する。このｎ型ウェルの一連の抵抗のため
に、バイポーラ状態に変化する期間中に、ｐｎ接合部に
生じた電流の縮小が妨げられる。バイポーラ状態におい
て、トランジスタは、通常の配置よりもより電力を吸収
することができる。２個以上のトランジスタを並列に接
続することによって電流はさらに分配され、それによっ
て電力放散はより広い地域に分配されるので、電力は両
方のトランジスタによって吸収されることができる。
以下のようなものである。例えば、正の電圧パルスがＩ
Ｃのピンを介してこのピンに接続されたドレイン接触領
域に供給される場合、ｎチャンネルＭＯＳトランジスタ
は、ドレイン・ソース、またはドレイン・基体の破壊電
圧に到達した際にバイポーラ動作状態になる。この動作
状態はまた、“ｎｐｎ状態”とも呼ばれる。導電路16
は、典型的に接地点に接続されている。ｎ型ウェル10
は、それぞれのトランジスタのドレイン領域2 およびド
レイン接触領域4 の間で一連の抵抗を形成する。それは
またドレイン領域2とチャンネル11との間にｐｎ接合
部、すなわちコレクタｐｎ接合部を形成し、それは基体
11に深く延在する。このｎ型ウェルの一連の抵抗のため
に、バイポーラ状態に変化する期間中に、ｐｎ接合部に
生じた電流の縮小が妨げられる。バイポーラ状態におい
て、トランジスタは、通常の配置よりもより電力を吸収
することができる。２個以上のトランジスタを並列に接
続することによって電流はさらに分配され、それによっ
て電力放散はより広い地域に分配されるので、電力は両
方のトランジスタによって吸収されることができる。
【図１】本発明による２個の並列に接続されたトランジ
スタの配置の平面図。
スタの配置の平面図。
【図２】図１の配置の断面図。
【図３】本発明によるＩＣの入力部分における保護構造
の使用の一実施例。
の使用の一実施例。
【図４】本発明による別の可能な保護構造の使用の一実
施例。
施例。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 コルネリウス・オーバーマイアー ドイツ連邦共和国、デー − 79232 マ ルヒ − ブーフハイム、フルーアシュト ラーセ ９
Claims (7)
- 【請求項１】 ｎチャンネルＭＯＳ電界効果トランジス
タを有する集積回路のための保護構造において、 ドレイン領域とドレイン接触領域の下方において、ドレ
イン領域およびドレイン接触領域よりもより軽くドープ
されたｎ型抵抗領域が形成され、それによってドレイン
領域とドレイン接触領域との間の導電接続を構成してい
ることを特徴とする保護構造。 - 【請求項２】 抵抗領域は、ドレイン領域のゲート／ド
レインの縁部よりも遠くには延在しないことを特徴とす
る請求項１記載の保護構造。 - 【請求項３】 抵抗領域は、ドレイン接触領域全体の下
方に延在することを特徴とする請求項１または２記載の
保護構造。 - 【請求項４】 ドレイン領域とドレイン接触領域は、半
導体の表面に位置している絶縁層によって分離されてい
ることを特徴とする請求項１乃至３のいずれか１項記載
の保護構造。 - 【請求項５】 抵抗領域の幅は１０μｍ以上であり、好
ましくは１００μｍであることを特徴とする請求項１乃
至４のいずれか１項記載の保護構造。 - 【請求項６】 抵抗領域の深さは実質的にドレイン領域
またはドレイン接触領域の深さよりも深く、特に、３倍
乃至５倍の深さであることを特徴とする請求項１乃至５
のいずれか１項記載の保護構造。 - 【請求項７】 ソース領域の下方において、ソース領域
よりも軽くドープされたｎ型領域が設けられていること
を特徴とする請求項１乃至６のいずれか１項記載の保護
構造。
Applications Claiming Priority (2)
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|---|---|---|---|
| DE4423591.7 | 1994-07-06 | ||
| DE4423591A DE4423591C2 (de) | 1994-07-06 | 1994-07-06 | Schutzstruktur für integrierte Schaltungen |
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|---|---|---|---|
| JP2007098617A Division JP2007235151A (ja) | 1994-07-06 | 2007-04-04 | 集積回路用の保護構造 |
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| Publication Number | Publication Date |
|---|---|
| JPH0855984A true JPH0855984A (ja) | 1996-02-27 |
Family
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Family Applications (2)
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|---|---|---|---|
| JP7171051A Withdrawn JPH0855984A (ja) | 1994-07-06 | 1995-07-06 | 集積回路用の保護構造 |
| JP2007098617A Withdrawn JP2007235151A (ja) | 1994-07-06 | 2007-04-04 | 集積回路用の保護構造 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007098617A Withdrawn JP2007235151A (ja) | 1994-07-06 | 2007-04-04 | 集積回路用の保護構造 |
Country Status (4)
| Country | Link |
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| US (1) | US5565698A (ja) |
| EP (1) | EP0691683B1 (ja) |
| JP (2) | JPH0855984A (ja) |
| DE (2) | DE4423591C2 (ja) |
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| EP0864176B1 (en) | 1995-11-30 | 2002-02-13 | Micron Technology, Inc. | Structure for esd protection in semiconductor chips |
| US5663678A (en) * | 1996-02-02 | 1997-09-02 | Vanguard International Semiconductor Corporation | ESD protection device |
| US6071768A (en) * | 1996-05-17 | 2000-06-06 | Texas Instruments Incorporated | Method of making an efficient NPN turn-on in a high voltage DENMOS transistor for ESD protection |
| US5808343A (en) * | 1996-09-20 | 1998-09-15 | Integrated Device Technology, Inc. | Input structure for digital integrated circuits |
| KR100482362B1 (ko) * | 1997-10-14 | 2005-08-01 | 삼성전자주식회사 | 정전기보호용반도체장치및그제조방법 |
| US6100125A (en) * | 1998-09-25 | 2000-08-08 | Fairchild Semiconductor Corp. | LDD structure for ESD protection and method of fabrication |
| US6635930B1 (en) * | 1998-09-25 | 2003-10-21 | Infineon Technologies Ag | Protective circuit |
| JP3430080B2 (ja) | 1999-10-08 | 2003-07-28 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| DE10103297A1 (de) * | 2001-01-25 | 2002-08-22 | Infineon Technologies Ag | MOS-Transistor |
| US8299531B1 (en) * | 2001-12-27 | 2012-10-30 | National Semiconductor Corporation | CMOS ESD clamp with input and separate output voltage terminal for ESD protection |
| DE10222306B4 (de) * | 2002-05-18 | 2010-11-25 | Micronas Gmbh | Schutzstruktur gegen elektrostatische Entladungen |
| EP1403909A1 (en) * | 2002-09-30 | 2004-03-31 | STMicroelectronics S.r.l. | Process for manufactoring integrated resistive elements with silicidation protection |
| JP4993941B2 (ja) * | 2006-04-27 | 2012-08-08 | パナソニック株式会社 | 半導体集積回路及びこれを備えたシステムｌｓｉ |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JPH0691196B2 (ja) * | 1984-07-25 | 1994-11-14 | 株式会社日立製作所 | 半導体装置 |
| FR2598852B1 (fr) * | 1986-05-16 | 1988-10-21 | Eurotechnique Sa | Dispositif de protection d'entree pour circuits integres en technologie cmos. |
| US4987465A (en) * | 1987-01-29 | 1991-01-22 | Advanced Micro Devices, Inc. | Electro-static discharge protection device for CMOS integrated circuit inputs |
| US4902640A (en) * | 1987-04-17 | 1990-02-20 | Tektronix, Inc. | High speed double polycide bipolar/CMOS integrated circuit process |
| US5270565A (en) * | 1989-05-12 | 1993-12-14 | Western Digital Corporation | Electro-static discharge protection circuit with bimodal resistance characteristics |
| JPH03272180A (ja) * | 1990-03-22 | 1991-12-03 | Toshiba Corp | 半導体集積回路 |
| US5272097A (en) * | 1992-04-07 | 1993-12-21 | Philip Shiota | Method for fabricating diodes for electrostatic discharge protection and voltage references |
| US5371395A (en) * | 1992-05-06 | 1994-12-06 | Xerox Corporation | High voltage input pad protection circuitry |
| US5838033A (en) * | 1993-09-08 | 1998-11-17 | Lucent Technologies Inc. | Integrated circuit with gate conductor defined resistor |
| US5440162A (en) * | 1994-07-26 | 1995-08-08 | Rockwell International Corporation | ESD protection for submicron CMOS circuits |
-
1994
- 1994-07-06 DE DE4423591A patent/DE4423591C2/de not_active Expired - Fee Related
-
1995
- 1995-07-05 DE DE59508413T patent/DE59508413D1/de not_active Expired - Fee Related
- 1995-07-05 EP EP95110474A patent/EP0691683B1/de not_active Expired - Lifetime
- 1995-07-06 US US08/498,822 patent/US5565698A/en not_active Expired - Fee Related
- 1995-07-06 JP JP7171051A patent/JPH0855984A/ja not_active Withdrawn
-
2007
- 2007-04-04 JP JP2007098617A patent/JP2007235151A/ja not_active Withdrawn
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| DE4423591A1 (de) | 1996-01-11 |
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