JP3102391B2 - 半導体集積回路 - Google Patents
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、入力バッファを静電気放電による破壊から
保護することのできる半導体集積回路に関する。
関し、特に、入力バッファを静電気放電による破壊から
保護することのできる半導体集積回路に関する。
【０００２】
【従来の技術】半導体パッケージに組み立てたり搬送し
たりする際に、静電気放電により、半導体装置の内部素
子のー部が劣化あるいは破壊されることがある。このよ
うな破壊から集積回路を保護するために、ゲートアレイ
やスタンダードセル等のセミカスタム集積回路において
は、ＬＳＩ設計用ライブラリの作成効率化のため、入力
パッドと出力パッドとを区別せず、静電保護機能を含む
入出力回路をあらかじめ用意した複数の共通なトランジ
スタを組み合わせることで構成する場合が多い。
たりする際に、静電気放電により、半導体装置の内部素
子のー部が劣化あるいは破壊されることがある。このよ
うな破壊から集積回路を保護するために、ゲートアレイ
やスタンダードセル等のセミカスタム集積回路において
は、ＬＳＩ設計用ライブラリの作成効率化のため、入力
パッドと出力パッドとを区別せず、静電保護機能を含む
入出力回路をあらかじめ用意した複数の共通なトランジ
スタを組み合わせることで構成する場合が多い。
【０００３】従来のＣＭＯＳ（コンプリメンタリーメタ
ルオキサイドセミコンダクタ）型入出力回路は、例えば
図６に示すように、入出力パッド１、２毎に、同一のゲ
ート長とゲート幅のＰチャネルトランジスタ３、４、
５、６と、同一のゲート長とゲート幅のＮチャネルトラ
ンジスタ７、８、９、１０とをあらかじめ複数準備して
構成する。
ルオキサイドセミコンダクタ）型入出力回路は、例えば
図６に示すように、入出力パッド１、２毎に、同一のゲ
ート長とゲート幅のＰチャネルトランジスタ３、４、
５、６と、同一のゲート長とゲート幅のＮチャネルトラ
ンジスタ７、８、９、１０とをあらかじめ複数準備して
構成する。
【０００４】入力回路部１５では、電源線１６と入力パ
ッド１との間にＰチャネルトランジスタ３、４が接続さ
れ、接地線１７と入力パッド１との間にＮチャネルトラ
ンジスタ７、８が接続される。Ｐチャネルトランジスタ
３、４のゲート電極は電源線１６に接続され、Ｎチャネ
ルトランジスタ７、８のゲート電極は、接地線１７に接
続される。
ッド１との間にＰチャネルトランジスタ３、４が接続さ
れ、接地線１７と入力パッド１との間にＮチャネルトラ
ンジスタ７、８が接続される。Ｐチャネルトランジスタ
３、４のゲート電極は電源線１６に接続され、Ｎチャネ
ルトランジスタ７、８のゲート電極は、接地線１７に接
続される。
【０００５】Ｐチャネルトランジスタ３及びＮチャネル
トランジスタ７とによって入力保護回路５０が構成さ
れ、Ｐチャネルトランジスタ４及びＮチャネルトランジ
スタ８とによって入力保護回路５１が構成される。
トランジスタ７とによって入力保護回路５０が構成さ
れ、Ｐチャネルトランジスタ４及びＮチャネルトランジ
スタ８とによって入力保護回路５１が構成される。
【０００６】また、出力回路部２３では、電源線１６と
出力パッド２との間にＰチャネルトランジスタ５、６が
接続され、接地線１７と出力パッド２との間にＮチャネ
ルトランジスタ９、１０が接続される。Ｐチャネルトラ
ンジスタ５とＮチャネルトランジスタ９のそれぞれのゲ
ート電極は内部回路２０に接続される。Ｐチャネルトラ
ンジスタ５及びＮチャネルトランジスタ９によって出力
回路５２が構成される。
出力パッド２との間にＰチャネルトランジスタ５、６が
接続され、接地線１７と出力パッド２との間にＮチャネ
ルトランジスタ９、１０が接続される。Ｐチャネルトラ
ンジスタ５とＮチャネルトランジスタ９のそれぞれのゲ
ート電極は内部回路２０に接続される。Ｐチャネルトラ
ンジスタ５及びＮチャネルトランジスタ９によって出力
回路５２が構成される。
【０００７】内部回路２０からの信号出力に寄与しない
Ｐチャネルトランジスタ６及びＮチャネルトランジスタ
１０によって、入力保護回路と同様にして出力保護回路
５３が構成される。
Ｐチャネルトランジスタ６及びＮチャネルトランジスタ
１０によって、入力保護回路と同様にして出力保護回路
５３が構成される。
【０００８】以上の構成により、静電保護機能を含む入
出力回路を効率よく実現することができた。
出力回路を効率よく実現することができた。
【０００９】近年、半導体集積回路は、ますます大容量
化し、それに伴って、高速化が進んでいる。そして、高
速化を図るために、トランジスタのソース電極およびド
レイン電極の拡散層を高融点金属で覆ってシリサイド化
またはサリサイド化し、拡散層部の寄生抵抗を小さくす
ることが行われるようになると、静電気ストレスが拡散
層部に従来よりも直接的影響を与えるようになる。特
に、Ｎチャネルトランジスタのドレイン部が破壊されや
すくなる。
化し、それに伴って、高速化が進んでいる。そして、高
速化を図るために、トランジスタのソース電極およびド
レイン電極の拡散層を高融点金属で覆ってシリサイド化
またはサリサイド化し、拡散層部の寄生抵抗を小さくす
ることが行われるようになると、静電気ストレスが拡散
層部に従来よりも直接的影響を与えるようになる。特
に、Ｎチャネルトランジスタのドレイン部が破壊されや
すくなる。
【００１０】これを解決するためには、例えば図７に示
すように、単純にＮチャネルトランジスタ７、８、９、
１０のドレイン部にー律に抵抗素子１１、１２、１３、
１４を挿入する対策が容易に想像される。
すように、単純にＮチャネルトランジスタ７、８、９、
１０のドレイン部にー律に抵抗素子１１、１２、１３、
１４を挿入する対策が容易に想像される。
【００１１】しかし、入力回路部１５について考える
と、抵抗素子１１、１２を挿入することで、Ｎチャネル
トランジスタ７、８への電流が制限され、Ｎチャネルト
ランジスタ７、８がブレークダウンしにくくなると、内
部回路２０内のＰチャネルトランジスタ２１とＮチャネ
ルトランジスタ２２のゲート電極には、入力パッド１が
直接に接続されているので、保護回路が働く前に、内部
回路２０内のゲート酸化膜が破壊してしまうという課題
があった。
と、抵抗素子１１、１２を挿入することで、Ｎチャネル
トランジスタ７、８への電流が制限され、Ｎチャネルト
ランジスタ７、８がブレークダウンしにくくなると、内
部回路２０内のＰチャネルトランジスタ２１とＮチャネ
ルトランジスタ２２のゲート電極には、入力パッド１が
直接に接続されているので、保護回路が働く前に、内部
回路２０内のゲート酸化膜が破壊してしまうという課題
があった。
【００１２】これを解決する従来の技術が、例えば、入
力保護回路について、特開平９ー９７８４４号公報に開
示されている。図８に示すように、この従来の入力保護
回路５４では、電源線１６と入力パッド１との間にＰチ
ャネルトランジスタ３が接続され、接地線１７と入力パ
ッド１との間にＮチャネルトランジスタ７が接続され
る。Ｐチャネルトランジスタ３のゲート電極は電源線１
６に接続され、Ｎチャネルトランジスタ７のゲート電極
は接地線１７に接続される。入力パッド１と内部回路２
０との間にＮウェル抵抗１１が挿入される。
力保護回路について、特開平９ー９７８４４号公報に開
示されている。図８に示すように、この従来の入力保護
回路５４では、電源線１６と入力パッド１との間にＰチ
ャネルトランジスタ３が接続され、接地線１７と入力パ
ッド１との間にＮチャネルトランジスタ７が接続され
る。Ｐチャネルトランジスタ３のゲート電極は電源線１
６に接続され、Ｎチャネルトランジスタ７のゲート電極
は接地線１７に接続される。入力パッド１と内部回路２
０との間にＮウェル抵抗１１が挿入される。
【００１３】また、他の従来の技術として、例えば、出
力保護回路については、特開平８ー２３６６３７号公報
に開示されている。図９に示すように、この従来の技術
を利用した出力保護回路５５では、Ｐチャネルトランジ
スタ６とＮチャネルトランジスタ１０とが直列に接続さ
れ、Ｐチャネルトランジスタ６のソース電極が電源線１
６に接続され、Ｎチャネルトランジスタ１０のソース電
極が接地線１７に接続される。Ｐチャネルトランジスタ
６のゲート電極は電源線１６に接続され、Ｎチャネルト
ランジスタ１０のゲート電極は接地線１７に接続され
る。さらに、出力パッド２とＰチャネルトランジスタ６
及びＮチャネルトランジスタ１０の接続部との間に抵抗
素子１３が挿入される。出力保護回路５５は、出力回路
２４と並列に接続される。
力保護回路については、特開平８ー２３６６３７号公報
に開示されている。図９に示すように、この従来の技術
を利用した出力保護回路５５では、Ｐチャネルトランジ
スタ６とＮチャネルトランジスタ１０とが直列に接続さ
れ、Ｐチャネルトランジスタ６のソース電極が電源線１
６に接続され、Ｎチャネルトランジスタ１０のソース電
極が接地線１７に接続される。Ｐチャネルトランジスタ
６のゲート電極は電源線１６に接続され、Ｎチャネルト
ランジスタ１０のゲート電極は接地線１７に接続され
る。さらに、出力パッド２とＰチャネルトランジスタ６
及びＮチャネルトランジスタ１０の接続部との間に抵抗
素子１３が挿入される。出力保護回路５５は、出力回路
２４と並列に接続される。
【００１４】
【発明が解決しようとする課題】図８に示す入力保護回
路５４によれば、内部回路２０内の入力保護は確かに可
能となる。しかし、図８に示す回路構成では、前述した
ように、入力パッド１に直接に保護素子のＮチャネルト
ランジスタ７が接続されているので、Ｎチャネルトラン
ジスタ７自体の破壊を防ぐことができない。
路５４によれば、内部回路２０内の入力保護は確かに可
能となる。しかし、図８に示す回路構成では、前述した
ように、入力パッド１に直接に保護素子のＮチャネルト
ランジスタ７が接続されているので、Ｎチャネルトラン
ジスタ７自体の破壊を防ぐことができない。
【００１５】また、入力保護回路５４の回路構成をその
まま出力回路にも適用しようとすると、一般にＰチャネ
ルトランジスタの方がＮチャネルトランジスタよりも単
体性能が低いので、特に、Ｈｉレベル出力時に、高駆動
出力バッファでは、Ｎウェル抵抗素子１１の抵抗値が無
視できなくなり、著しく出力駆動能力が劣化してしま
う。これを解決しようとすると、出力のＰチャネルトラ
ンジスタのレイアウト面積が増大してしまい、入力回路
と出力回路の両方に共通に利用できる回路構成にでき
ず、ゲートアレイやスタンダードセルにそのまま適用す
ることができない。
まま出力回路にも適用しようとすると、一般にＰチャネ
ルトランジスタの方がＮチャネルトランジスタよりも単
体性能が低いので、特に、Ｈｉレベル出力時に、高駆動
出力バッファでは、Ｎウェル抵抗素子１１の抵抗値が無
視できなくなり、著しく出力駆動能力が劣化してしま
う。これを解決しようとすると、出力のＰチャネルトラ
ンジスタのレイアウト面積が増大してしまい、入力回路
と出力回路の両方に共通に利用できる回路構成にでき
ず、ゲートアレイやスタンダードセルにそのまま適用す
ることができない。
【００１６】図９に示す出力保護回路５５によれば、出
力回路の駆動能力を劣化させることなく出力回路の静電
気保護が可能となる。しかし、図９に示す回路構成で
は、前述したように、出力パッド２に直接にＮチャネル
トランジスタ９が接続されているので、Ｎチャネルトラ
ンジスタ９自体の破壊を防ぐことができない。特に、抵
抗素子１３が比較的大きい場合は、Ｎチャネルトランジ
スタ９をより破壊しやすくする場合もあり、最適な抵抗
値を選ぶのが非常に困難である。また、一つのパッドに
対して出力回路２４と出力保護回路５５の２種類の回路
構成を準備しなくてはならないので汎用性に欠け、ゲー
トアレイやスタンダードセルにそのまま適用することが
できない。
力回路の駆動能力を劣化させることなく出力回路の静電
気保護が可能となる。しかし、図９に示す回路構成で
は、前述したように、出力パッド２に直接にＮチャネル
トランジスタ９が接続されているので、Ｎチャネルトラ
ンジスタ９自体の破壊を防ぐことができない。特に、抵
抗素子１３が比較的大きい場合は、Ｎチャネルトランジ
スタ９をより破壊しやすくする場合もあり、最適な抵抗
値を選ぶのが非常に困難である。また、一つのパッドに
対して出力回路２４と出力保護回路５５の２種類の回路
構成を準備しなくてはならないので汎用性に欠け、ゲー
トアレイやスタンダードセルにそのまま適用することが
できない。
【００１７】本発明は、上記課題を解決するためになさ
れたものであり、入力バッファを静電気放電による破壊
から保護することのでき、かつ、ゲートアレイやスタン
ダードセル等のセミカスタム集積回路に容易に適用する
ことができる半導体集積回路を提供することを目的とす
る。
れたものであり、入力バッファを静電気放電による破壊
から保護することのでき、かつ、ゲートアレイやスタン
ダードセル等のセミカスタム集積回路に容易に適用する
ことができる半導体集積回路を提供することを目的とす
る。
【００１８】
【課題を解決するための手段】本発明の半導体集積回路
は、内部回路部を保護する入力保護回路をもつ入力回路
部を備えたＭＯＳ型の半導体集積回路であって、前記入
力保護回路は、Ｎチャネルトランジスタと、Ｐチャネル
トランジスタと、前記ＮチャネルトランジスタとＰチャ
ネルトランジスタとの間に接続された保護抵抗とを有
し、前記Ｐチャネルトランジスタと前記保護抵抗との間
に入力パッドが接続され、前記Ｎチャネルトランジスタ
と前記保護抵抗との間に前記内部回路部が接続される、
ことを特徴とするものである。
は、内部回路部を保護する入力保護回路をもつ入力回路
部を備えたＭＯＳ型の半導体集積回路であって、前記入
力保護回路は、Ｎチャネルトランジスタと、Ｐチャネル
トランジスタと、前記ＮチャネルトランジスタとＰチャ
ネルトランジスタとの間に接続された保護抵抗とを有
し、前記Ｐチャネルトランジスタと前記保護抵抗との間
に入力パッドが接続され、前記Ｎチャネルトランジスタ
と前記保護抵抗との間に前記内部回路部が接続される、
ことを特徴とするものである。
【００１９】上記Ｐチャネルトランジスタは、入力パッ
ドと電源線との間に接続され、Ｎチャネルトランジスタ
は、前記保護抵抗と接地線との間に接続される。
ドと電源線との間に接続され、Ｎチャネルトランジスタ
は、前記保護抵抗と接地線との間に接続される。
【００２０】本発明の半導体集積回路は又、入力パッド
に接続された入力回路部と、出力パッドに接続された出
力回路部と、前記入力回路部と出力回路部との間に接続
された内部回路部とを備えたＭＯＳ型の半導体集積回路
であって、前記入力回路部は、Ｎチャネルトランジスタ
と、Ｐチャネルトランジスタと、前記Ｎチャネルトラン
ジスタとＰチャネルトランジスタとの間に接続された保
護抵抗とを有し、前記Ｐチャネルトランジスタと前記保
護抵抗との間に前記入力パッドが接続され、前記Ｎチャ
ネルトランジスタと前記保護抵抗との間に前記内部回路
部が接続され、前記Ｐチャネルトランジスタのゲートは
電源線に接続され、前記Ｎチャネルトランジスタのゲー
トは接地線に接続され、前記出力回路部は、ゲートが内
部回路部に接続されたＰチャネルトランジスタとゲート
が内部回路部に接続されたＮチャネルトランジスタと、
前記ゲートが内部回路部に接続されたＰチャネルトラン
ジスタとＮチャネルトランジスタとの間に保護抵抗を有
し、前記ゲートが内部回路部に接続されたＰチャネルト
ランジスタと前記保護抵抗との間に前記出力パッドが接
続され、さらに、ゲートが電源線に接続されたＰチャネ
ルトランジスタとゲートが接地線に接続されたＮチャネ
ルトランジスタと、前記ゲートが電源線に接続されたＰ
チャネルトランジスタと前記ゲートが接地線に接続され
たＮチャネルトランジスタとの間に保護抵抗を有し、前
記ゲートが電源線に接続されたＰチャネルトランジスタ
と前記保護抵抗との間に前記出力パッドが接続されてい
ること、を特徴とするものである。
に接続された入力回路部と、出力パッドに接続された出
力回路部と、前記入力回路部と出力回路部との間に接続
された内部回路部とを備えたＭＯＳ型の半導体集積回路
であって、前記入力回路部は、Ｎチャネルトランジスタ
と、Ｐチャネルトランジスタと、前記Ｎチャネルトラン
ジスタとＰチャネルトランジスタとの間に接続された保
護抵抗とを有し、前記Ｐチャネルトランジスタと前記保
護抵抗との間に前記入力パッドが接続され、前記Ｎチャ
ネルトランジスタと前記保護抵抗との間に前記内部回路
部が接続され、前記Ｐチャネルトランジスタのゲートは
電源線に接続され、前記Ｎチャネルトランジスタのゲー
トは接地線に接続され、前記出力回路部は、ゲートが内
部回路部に接続されたＰチャネルトランジスタとゲート
が内部回路部に接続されたＮチャネルトランジスタと、
前記ゲートが内部回路部に接続されたＰチャネルトラン
ジスタとＮチャネルトランジスタとの間に保護抵抗を有
し、前記ゲートが内部回路部に接続されたＰチャネルト
ランジスタと前記保護抵抗との間に前記出力パッドが接
続され、さらに、ゲートが電源線に接続されたＰチャネ
ルトランジスタとゲートが接地線に接続されたＮチャネ
ルトランジスタと、前記ゲートが電源線に接続されたＰ
チャネルトランジスタと前記ゲートが接地線に接続され
たＮチャネルトランジスタとの間に保護抵抗を有し、前
記ゲートが電源線に接続されたＰチャネルトランジスタ
と前記保護抵抗との間に前記出力パッドが接続されてい
ること、を特徴とするものである。
【００２１】上記Ｐチャネルトランジスタ及び内部回路
部は、電源線に接続され、Ｎチャネルトランジスタ及び
内部回路部は、接地線に接続される。
部は、電源線に接続され、Ｎチャネルトランジスタ及び
内部回路部は、接地線に接続される。
【００２２】上記入力回路部は、内部回路部内のトラン
ジスタのゲート電極に接続される。
ジスタのゲート電極に接続される。
【００２３】上記保護抵抗は、半導体基板に設けられた
ゲート電極によって、拡散層領域のシリサイド層を分離
して、半導体基板内のウェル領域に形成されてもよい。
ゲート電極によって、拡散層領域のシリサイド層を分離
して、半導体基板内のウェル領域に形成されてもよい。
【００２４】また、上記保護抵抗は、半導体基板上に形
成されるＬＯＣＯＳ領域によって、拡散領域のシリサイ
ド層を分離して、半導体基板内のウェル領域に形成され
てもよい。
成されるＬＯＣＯＳ領域によって、拡散領域のシリサイ
ド層を分離して、半導体基板内のウェル領域に形成され
てもよい。
【００２５】本発明によれば、保護抵抗によりＮチャネ
ルトランジスタの静電耐圧が向上し、Ｎチャネルトラン
ジスタがブレークダウンしにくくなっても、保護抵抗を
介して外部からの入力が内部回路部に与えられるので、
内部回路部内のゲート酸化膜等が破壊するまえに、保護
回路が働き有効に静電気対策ができる。
ルトランジスタの静電耐圧が向上し、Ｎチャネルトラン
ジスタがブレークダウンしにくくなっても、保護抵抗を
介して外部からの入力が内部回路部に与えられるので、
内部回路部内のゲート酸化膜等が破壊するまえに、保護
回路が働き有効に静電気対策ができる。
【００２６】また、内部回路部への接続は共通の入出力
回路に対して配線の切り替えで可能となるので、ゲート
アレイやスタンダードセル等のセミカスタム集積回路に
容易に適用することができる。
回路に対して配線の切り替えで可能となるので、ゲート
アレイやスタンダードセル等のセミカスタム集積回路に
容易に適用することができる。
【００２７】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。図１は、本発明の第
１の実施の形態に係る半導体集積回路を示す回路図であ
る。
て図面を参照して詳細に説明する。図１は、本発明の第
１の実施の形態に係る半導体集積回路を示す回路図であ
る。
【００２８】本発明の第１の実施の形態は、例えば、図
１に示すように、入出力パッド１、２毎に、同一のゲー
ト長とゲート幅のＰチャネルトランジスタ３、４、５、
６と、同一のゲート長とゲート幅のＮチャネルトランジ
スタ７、８、９、１０と、同一のサイズのＮウェル抵抗
素子１１、１２、１３、１４とをあらかじめ複数準備し
てそれらを組み合わせて静電保護機能を有する入出力回
路を構成する。
１に示すように、入出力パッド１、２毎に、同一のゲー
ト長とゲート幅のＰチャネルトランジスタ３、４、５、
６と、同一のゲート長とゲート幅のＮチャネルトランジ
スタ７、８、９、１０と、同一のサイズのＮウェル抵抗
素子１１、１２、１３、１４とをあらかじめ複数準備し
てそれらを組み合わせて静電保護機能を有する入出力回
路を構成する。
【００２９】入力回路部１５では、電源線１６と入力パ
ッド１との間にＰチャネルトランジスタ３、４が接続さ
れる。接地線１７と入力パッド１との間にＮチャネルト
ランジスタ７、８とＮウェル抵抗素子１１、１２とがそ
れぞれ直列に接続される。Ｐチャネルトランジスタ３、
４のゲート電極は電源線１６に接続され、Ｎチャネルト
ランジスタ７、８のゲート電極は接地線１７に接続され
る。
ッド１との間にＰチャネルトランジスタ３、４が接続さ
れる。接地線１７と入力パッド１との間にＮチャネルト
ランジスタ７、８とＮウェル抵抗素子１１、１２とがそ
れぞれ直列に接続される。Ｐチャネルトランジスタ３、
４のゲート電極は電源線１６に接続され、Ｎチャネルト
ランジスタ７、８のゲート電極は接地線１７に接続され
る。
【００３０】Ｐチャネルトランジスタ３、Ｎチャネルト
ランジスタ７及びＮウェル抵抗素子１１によって入力保
護回路１８が構成される。また、Ｐチャネルトランジス
タ４、Ｎチャネルトランジスタ８及びＮウェル抵抗素子
１２によって入力保護回路１９が構成される。
ランジスタ７及びＮウェル抵抗素子１１によって入力保
護回路１８が構成される。また、Ｐチャネルトランジス
タ４、Ｎチャネルトランジスタ８及びＮウェル抵抗素子
１２によって入力保護回路１９が構成される。
【００３１】入力保護回路１９のＮチャネルトランジス
タ８とＮウェル抵抗素子１２の接続部は、内部回路２０
内の入力部、例えば、内部回路２０内のＰチャネルトラ
ンジスタ２１のゲート電極と入力回路２０内のＮチャネ
ルトランジスタ２２のゲート電極に接続される。
タ８とＮウェル抵抗素子１２の接続部は、内部回路２０
内の入力部、例えば、内部回路２０内のＰチャネルトラ
ンジスタ２１のゲート電極と入力回路２０内のＮチャネ
ルトランジスタ２２のゲート電極に接続される。
【００３２】一方、出力回路部２３では、電源線１６と
出力パッド２との間にＰチャネルトランジスタ５、６が
接続される。接地線１７と出力パッド２との間にＮチャ
ネルトランジスタ９とＮウェル抵抗素子１３とが直列に
接続される。Ｐチャネルトランジスタ５とＮチャネルト
ランジスタ９のそれぞれのゲート電極は内部回路２０に
接続される。
出力パッド２との間にＰチャネルトランジスタ５、６が
接続される。接地線１７と出力パッド２との間にＮチャ
ネルトランジスタ９とＮウェル抵抗素子１３とが直列に
接続される。Ｐチャネルトランジスタ５とＮチャネルト
ランジスタ９のそれぞれのゲート電極は内部回路２０に
接続される。
【００３３】Ｐチャネルトランジスタ５、Ｎチャネルト
ランジスタ９及びＮウェル抵抗素子１３によって出力回
路２４が構成される。また、Ｐチャネルトランジスタ
６、Ｎチャネルトランジスタ１０及びＮウェル抵抗素子
１４によって出力保護回路２５が構成される。
ランジスタ９及びＮウェル抵抗素子１３によって出力回
路２４が構成される。また、Ｐチャネルトランジスタ
６、Ｎチャネルトランジスタ１０及びＮウェル抵抗素子
１４によって出力保護回路２５が構成される。
【００３４】次に、本発明の実施の形態の動作につい
て、図１を参照して説明する。例えば、入力パッド１ま
たは出力パッド２に接地線１７に対して負の電圧が印加
された場合、抵抗素子１１、１２、１３、１４を介して
Ｎチャネルトランジスタ７、８、９、１０がブレークダ
ウンを起こし過電圧を接地線１７に逃がす働きをする。
このとき、内部回路２０の入力部は、抵抗素子１２を介
して接続されているので、Ｎチャネルトランジスタ１２
のブレークダウン電圧を内部のゲート耐圧よりも低くな
るように設計しておけば、内部回路２０内のゲート酸化
膜が破壊する前に、確実に保護回路が動く。
て、図１を参照して説明する。例えば、入力パッド１ま
たは出力パッド２に接地線１７に対して負の電圧が印加
された場合、抵抗素子１１、１２、１３、１４を介して
Ｎチャネルトランジスタ７、８、９、１０がブレークダ
ウンを起こし過電圧を接地線１７に逃がす働きをする。
このとき、内部回路２０の入力部は、抵抗素子１２を介
して接続されているので、Ｎチャネルトランジスタ１２
のブレークダウン電圧を内部のゲート耐圧よりも低くな
るように設計しておけば、内部回路２０内のゲート酸化
膜が破壊する前に、確実に保護回路が動く。
【００３５】図２は、本発明の第１の実施の形態に係る
半導体集積回路を示すレイアウト図、図３は、図２のＡ
ーＡ’線断面図である。
半導体集積回路を示すレイアウト図、図３は、図２のＡ
ーＡ’線断面図である。
【００３６】本実施の形態は、半導体製造プロセスの最
小寸法の例えば、チャネル長０.３ミクロンのゲート電
極２６、２７でＮ型拡散層領域２８、２９、３０のシリ
サイド層を分離して、Ｐ型基板３１中に導入したＮウェ
ル領域３２を介してＮウェル抵抗１１、１２を形成した
例である。
小寸法の例えば、チャネル長０.３ミクロンのゲート電
極２６、２７でＮ型拡散層領域２８、２９、３０のシリ
サイド層を分離して、Ｐ型基板３１中に導入したＮウェ
ル領域３２を介してＮウェル抵抗１１、１２を形成した
例である。
【００３７】Ｐ型基板３１上にＬＯＣＯＳ（Local Oxid
ation of Silicon）領域３３で素子形成領域をつくり、
その中に、ゲート電極３４とＮ型拡散層のソース領域３
５とＮ型拡散層のドレイン領域２８とでＮチャネルトラ
ンジスタ８を形成する。また、ゲート電極３６とＮ型拡
散層のソース領域３７とＮ型拡散層のドレイン領域３０
とでＮチャネルトランジスタ７を形成し、Ｎ型拡散層の
ソース領域３５、３７は、それぞれコンタクト３８、３
９により、第１層アルミ配線の４０、４１で接地線１７
に接続される。
ation of Silicon）領域３３で素子形成領域をつくり、
その中に、ゲート電極３４とＮ型拡散層のソース領域３
５とＮ型拡散層のドレイン領域２８とでＮチャネルトラ
ンジスタ８を形成する。また、ゲート電極３６とＮ型拡
散層のソース領域３７とＮ型拡散層のドレイン領域３０
とでＮチャネルトランジスタ７を形成し、Ｎ型拡散層の
ソース領域３５、３７は、それぞれコンタクト３８、３
９により、第１層アルミ配線の４０、４１で接地線１７
に接続される。
【００３８】そして、Ｎチャネルトランジスタ７、８の
ドレイン領域２８、３０はそれぞれＮウェル抵抗１１、
１２に直列に接続され、コンタクト４２を介して第１層
アルミ配線４３により、入力パッド１に接続される。
ドレイン領域２８、３０はそれぞれＮウェル抵抗１１、
１２に直列に接続され、コンタクト４２を介して第１層
アルミ配線４３により、入力パッド１に接続される。
【００３９】また、シリサイド層を分離するためのゲー
ト電極２６、２７は、コンタクト４４を介して第１層ア
ルミ配線４３に接続され、Ｎチャネルトランジスタ７、
８のゲート電極３４、３６はコンタクト４５、４６を介
して第１層アルミ配線４０、４１により接地線１７に接
続される。入力保護回路１２からの入力信号は、Ｎウェ
ル抵抗素子１２を介してＮチャネルトランジスタ８のド
レイン領域２８から、コンタクト４７を介して第１層ア
ルミ配線４８により内部回路２０に接続される。
ト電極２６、２７は、コンタクト４４を介して第１層ア
ルミ配線４３に接続され、Ｎチャネルトランジスタ７、
８のゲート電極３４、３６はコンタクト４５、４６を介
して第１層アルミ配線４０、４１により接地線１７に接
続される。入力保護回路１２からの入力信号は、Ｎウェ
ル抵抗素子１２を介してＮチャネルトランジスタ８のド
レイン領域２８から、コンタクト４７を介して第１層ア
ルミ配線４８により内部回路２０に接続される。
【００４０】出力保護回路２５を構成する場合は、内部
回路２０と接続するためのコンタクト４７を外し、第１
層アルミ配線４３を出力パッド２に接続するだけでよ
い。
回路２０と接続するためのコンタクト４７を外し、第１
層アルミ配線４３を出力パッド２に接続するだけでよ
い。
【００４１】出力回路２４を構成をする場合は、さら
に、ゲート電極４５、４６を内部回路２０と接続すれば
良い。このため、配線の変更のみで容易に、すぐれた入
力保護回路を提供することができる。
に、ゲート電極４５、４６を内部回路２０と接続すれば
良い。このため、配線の変更のみで容易に、すぐれた入
力保護回路を提供することができる。
【００４２】なお、図２及び図３では、層間絶縁膜以降
の工程に関しては省略している。
の工程に関しては省略している。
【００４３】図４は、本発明の第２の実施の形態に係る
半導体集積回路を示すレイアウト図、図５は、図４のＢ
ーＢ’線断面図である。
半導体集積回路を示すレイアウト図、図５は、図４のＢ
ーＢ’線断面図である。
【００４４】本発明の第２の実施の形態の回路構成およ
び動作は、第１の実施の形態と同じであり、具体的な第
２の実施の形態について図面を用いて説明する。
び動作は、第１の実施の形態と同じであり、具体的な第
２の実施の形態について図面を用いて説明する。
【００４５】図４に示すように、第２の実施の形態で
は、ゲート電極の代わりに素子領域を形成するＬＯＣＯ
Ｓ領域４９による分離で、Ｎ型拡散層領域２８、２９、
３０のシリサイド層を分離して、Ｐ型基板３１中に導入
したＮウェル領域３２を介してＮウェル抵抗１１、１２
を形成している。なお、その他の構成については、第１
の実施の形態と同一である。
は、ゲート電極の代わりに素子領域を形成するＬＯＣＯ
Ｓ領域４９による分離で、Ｎ型拡散層領域２８、２９、
３０のシリサイド層を分離して、Ｐ型基板３１中に導入
したＮウェル領域３２を介してＮウェル抵抗１１、１２
を形成している。なお、その他の構成については、第１
の実施の形態と同一である。
【００４６】本発明は、上記実施の形態に限定されるこ
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。
とはなく、特許請求の範囲に記載された技術的事項の範
囲内において、種々の変更が可能である。
【００４７】
【発明の効果】本発明によれば、保護抵抗によりＮチャ
ネルトランジスタの静電耐圧が向上し、Ｎチャネルトラ
ンジスタがブレークダウンしにくくなっても、保護抵抗
を介して外部からの入力が内部回路部に与えられるの
で、内部回路部内のゲート酸化膜等が破壊するまえに、
保護回路が働き有効に静電気対策ができる。その結果、
半導体集積回路の信頼性が向上する。
ネルトランジスタの静電耐圧が向上し、Ｎチャネルトラ
ンジスタがブレークダウンしにくくなっても、保護抵抗
を介して外部からの入力が内部回路部に与えられるの
で、内部回路部内のゲート酸化膜等が破壊するまえに、
保護回路が働き有効に静電気対策ができる。その結果、
半導体集積回路の信頼性が向上する。
【００４８】また、入力回路にも、出力回路にも、好適
な静電保護機能が実現できる回路構成であるので、レイ
アウト面積の増大を招くことなく、配線の切り替えのみ
で容易に入出力回路を構成できる。その結果、ゲートア
レイやスタンダートセル等のセミカスタム集積回路に容
易に適用することができる。
な静電保護機能が実現できる回路構成であるので、レイ
アウト面積の増大を招くことなく、配線の切り替えのみ
で容易に入出力回路を構成できる。その結果、ゲートア
レイやスタンダートセル等のセミカスタム集積回路に容
易に適用することができる。
【図１】本発明の第１の実施の形態に係る半導体集積回
路を示す回路図である。
路を示す回路図である。
【図２】本発明の第１の実施の形態に係る半導体集積回
路を示すレイアウト図である。
路を示すレイアウト図である。
【図３】図２のＡーＡ’線断面図である。
【図４】本発明の第２の実施の形態に係る半導体集積回
路を示すレイアウト図である。
路を示すレイアウト図である。
【図５】図４のＢーＢ’線断面図である。
【図６】従来の半導体集積回路の入出力回路部の回路図
である。
である。
【図７】従来の半導体集積回路の課題を説明するための
回路図である。
回路図である。
【図８】従来の半導体集積回路の課題を説明するための
他の回路図である。
他の回路図である。
【図９】従来の半導体集積回路の課題を説明するための
さらに他の回路図である。
さらに他の回路図である。
１：入力パッド ２：出力パッド ３、４、５、６、２１：Ｐチャネルトランジスタ ７、８、９、１０、２２：Ｎチャネルトランジスタ １１、１２、１３、１４：Ｎウェル抵抗 １５：入力回路部 １６：電源線 １７：接地線 １８：入力保護回路 １９：入力保護回路 ２０：内部回路 ２３：出力回路部 ２４：出力回路 ２５：出力保護回路 ２６、２７、３４、３６：ゲート電極 ２８、２９、３９：Ｎ型拡散層ドレイン領域 ３１：Ｐ型基板 ３２：Ｎウェル領域 ３３、４９：ＬＯＣＯＳ領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−278571（ＪＰ，Ａ) 特開 平８−139274（ＪＰ，Ａ) 特開 昭63−56952（ＪＰ，Ａ) 特開 昭52−95185（ＪＰ，Ａ) 特開 平７−202009（ＪＰ，Ａ) 特開 平５−218313（ＪＰ，Ａ) 特開 平６−244371（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 27/04
Claims (7)
- 【請求項１】内部回路部を保護する入力保護回路をもつ
入力回路部を備えたＭＯＳ型の半導体集積回路であっ
て、 前記入力保護回路は、Ｎチャネルトランジスタと、Ｐチ
ャネルトランジスタと、前記Ｎチャネルトランジスタと
Ｐチャネルトランジスタとの間に接続された保護抵抗と
を有し、前記Ｐチャネルトランジスタと前記保護抵抗と
の間に入力パッドが接続され、前記Ｎチャネルトランジ
スタと前記保護抵抗との間に前記内部回路部が接続され
る、ことを特徴とする半導体集積回路。 - 【請求項２】前記Ｐチャネルトランジスタは、入力パッ
ドと電源線との間に接続され、 前記Ｎチャネルトランジスタは、前記保護抵抗と接地線
との間に接続される、ことを特徴とする請求項１に記載
の半導体集積回路。 - 【請求項３】入力パッドに接続された入力回路部と、出
力パッドに接続された出力回路部と、前記入力回路部と
出力回路部との間に接続された内部回路部とを備えたＭ
ＯＳ型の半導体集積回路であって、 前記入力回路部は、Ｎチャネルトランジスタと、Ｐチャ
ネルトランジスタと、前記ＮチャネルトランジスタとＰ
チャネルトランジスタとの間に接続された保護抵抗とを
有し、前記Ｐチャネルトランジスタと前記保護抵抗との
間に前記入力パッドが接続され、前記Ｎチャネルトラン
ジスタと前記保護抵抗との間に前記内部回路部が接続さ
れ、前記Ｐチャネルトランジスタのゲートは電源線に接
続され、前記Ｎチャネルトランジスタのゲートは接地線
に接続され、 前記出力回路部は、ゲートが内部回路部に接続されたＰ
チャネルトランジスタとゲートが内部回路部に接続され
たＮチャネルトランジスタと、前記ゲートが内部回路部
に接続されたＰチャネルトランジスタとＮチャネルトラ
ンジスタとの間に保護抵抗を有し、前記ゲートが内部回
路部に接続されたＰチャネルトランジスタと前記保護抵
抗との間に前記出力パッドが接続され、さらに、ゲート
が電源線に接続されたＰチャネルトランジスタとゲート
が接地線に接続されたＮチャネルトランジスタと、前記
ゲートが電源線に接続されたＰチャネルトランジスタと
前記ゲートが接地線に接続されたＮチャネルトランジス
タとの間に保護抵抗を有し、前記ゲートが電源線に接続
されたＰチャネルトランジスタと前記保護抵抗との間に
前記出力パッドが接続されていること、を特徴とする半
導体集積回路。 - 【請求項４】前記Ｐチャネルトランジスタ及び内部回路
部は、電源線に接続され、 前記Ｎチャネルトランジスタ及び内部回路部は、接地線
に接続される、 ことを特徴とする請求項３に記載の半導体集積回路。 - 【請求項５】前記入力回路部は、前記内部回路部内のト
ランジスタのゲート電極に接続されることを特徴とする
請求項３又は４のいずれか１つの項に記載の半導体集積
回路。 - 【請求項６】前記保護抵抗は、半導体基板に設けられた
ゲート電極によって、拡散層領域のシリサイド層を分離
して、前記半導体基板内のウェル領域に形成されること
を特徴とする請求項１乃至５のいずれか１つの項に記載
の半導体集積回路。 - 【請求項７】前記保護抵抗は、半導体基板上に形成され
るＬＯＣＯＳ領域によって、拡散領域のシリサイド層を
分離して、半導体基板内のウェル領域に形成されること
を特徴とする請求項１乃至５のいずれか１つの項に記載
の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09294286A JP3102391B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体集積回路 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09294286A JP3102391B2 (ja) | 1997-10-27 | 1997-10-27 | 半導体集積回路 |
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| JP2008305852A (ja) * | 2007-06-05 | 2008-12-18 | Toshiba Corp | 半導体装置 |
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-
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- 1998-10-27 CN CNB981235417A patent/CN1139991C/zh not_active Expired - Fee Related
- 1998-10-27 US US09/179,412 patent/US6169311B1/en not_active Expired - Lifetime
-
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