JP3058202U - 静電放電防護能力を強化したｃｍｏｓ出力バッファ - Google Patents

静電放電防護能力を強化したｃｍｏｓ出力バッファ

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添 祥 呉
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Abstract

(57)【要約】 【課題】 非常に小さい占有面積で非常に高い静電放電
防護能力を提供するＣＭＯＳ出力バッファの静電放電防
護回路を提供する。 【解決手段】 本静電放電防護回路は、ラテラル半導体
制御整流器（ＳＣＲ) の構造中に挿入されたチャネル長
の短い薄酸化膜ＰＭＯＳ装置で構成されたＰＴＬＳＣＲ
（ＰＭＯＳ−トリガードラテラルＳＣＲ) 装置と、ラテ
ラルＳＣＲの構造中に挿入されたチャネル長の短い薄酸
化膜ＮＭＯＳ装置で構成されたＮＴＬＳＣＲ（ＮＭＯＳ
−トリガードラテラルＳＣＲ) 装置で構成されている。
これらのＣＭＯＳ装置はラテラルＳＣＲの導通電圧を元
来の開閉電圧からこれらＣＭＯＳ装置のスナップバック
破壊電圧にまで低下させる。また本静電放電防護回路に
は２個の寄生トランジスタが含まれており、それらは出
力バッファとVDD 間のＤｐ、出力バッファとVSS 間のＤ
ｎである。従って静電放電の4 モード：ＰＳ, ＮＳ,Ｐ
Ｄ, ＮＤがそれぞれ一対一で対応する形でＮＴＬＳＣ
Ｒ, Ｄｎ, Ｄｐ, ＰＴＬＳＣＲにより効果的に保護され
る。

Description

【考案の詳細な説明】
【０００１】
【考案の属する技術分野】
本考案は相補式酸化金属半導体（ＣＭＯＳ）出力バッファの静電放電防護回路 に関する。
【０００２】
【従来の技術】
サブミクロンＣＭＯＳ半導体集積回路は静電放電( ＥＳＤ) 防護能力が不足し ているため、しばしば損害を被むる。ＣＭＯＳ半導体技術が進歩し、サブミクロ ン段階に達すると、装置の各種構造の製造プロセス、例えば更に薄いゲート酸化 膜、更に短いチャネル長、更に浅いソート／ドレイン接合面、不純物濃度の低い ドレイン構造及び金属シリコン化物の拡散層がＣＭＯＳ半導体回路の静電放電防 護能力を大幅に低下させてしまう。これに関しては次の参考文献に記載されてい る： C.Duvvury and A.Amerasekera, "ESD:a pervasive reliability concern for IC technologie", Proc.of IEEE Vol.81, no.5, pp.690-702, May 1993, 及びA. Amerasekera and C.Duvvury,"The impact of technology scaling on ESD robus tness and protection circuit design", 1994 EOS/ESD Symp.proc.EOS-16, pp2 37-245。
【０００３】 特に、ＣＭＯＳ出力バッファ内のＮ型酸化金属半導体( ＮＭＯＳ) とＰ型酸化 金属半導体( ＰＭＯＳ) のドレインは、通常出力パッドに直接接続され、外部の 負荷を稼働させている。出力バッファが直接外部と接触しているため、それをサ ブミクロン技術で製造する際には、静電放電防護能力は大幅に低下してしまう。 ＣＭＯＳ出力バッファの静電放電防護能力を向上させ、併せて出力及び外部負荷 を稼働させる能力を増加させるため、出力バッファ内のＮＭＯＳとＰＭＯＳ装置 は非常に大きな装置サイズを持つよう設計されている。しかしたとえこの様に大 きなサイズの装置でも、サブミクロンＣＭＯＳ製造技術で製造すれば、出力バッ ファの静電放電防護能は依然としてサブミクロン製造技術により低下させられる 。これに関しては次の参考文献に記載されている：T.L.Polgreen and A.Chatter jee, "Improving the ESD failure threshold of silicided NMOS output trans istors by ensuring uniform current flow", IEEE Trans.Electron Devices, V ol.39, no2, pp.379-388, 1992;C.Duvvury, C.Diaz,and T.Haddock, "Achieving uniform NM0S device power distribution for submicron ESD reliability", 1992 IEDM Technical Digest, pp.131-134; 及びC.Duvvury and C.Diaz, "Dynam ic gate coupling of NMOS for efficient output ESD Protection", Proc.of I RPS, PP.141-150, 1992. サブミクロンＣＭＯＳ出力バッファの静電放電防護能力を改善するため、サブ ミクロンＣＭＯＳ製造工程に1 層の" ＥＳＤインプラント" （静電放電防護キャ ラクタ濃度値）光マスクを追加し、比較的強い装置構造を特別にＣＭＯＳ半導体 出力バッファ内に取付け、静電放電防護能力の向上を図った。しかしこれらの製 造工程や光マスクの増加は集積回路の製造コストを引上げる結果となった。
【０００４】 もう一つの方法はＣＭＯＳ出力バッファと出力パッド間に静電放電防護装置を 追加し、サブミクロンＣＭＯＳ出力バッファの静電放電防護能力を向上させよう とするものである。 Y.-J.B.Liu及び S.Cagnina, の"Electrostatic dischage protection device for CMOS Integrared circuit outputs", アメリカ特許第4,734,752 号には、フ ィールド酸化膜（Ｎ型) 装置を使用し、ＣＭＯＳ出力バッファ内のＮ型トランジ スタ( ＮＭＯＳ) と並列に配置し、ＣＭＯＳ出力バッファの静電放電防護能力を 向上させる試みが記載されている。T.C.Chen及び D.S.Culver,の "ESD Protecti on circuit" アメリカ特許第5,329,143 号には、ラテラルＮ−Ｐ−Ｎ バイポー ラトランジスタをＣＭＯＳ出力バッファ内のＮ型トランジスタ( ＮＭＯＳ) と並 列に配置し、ＣＭＯＳ出力バッファの静電放電防護能力を向上させる試みが記載 されている。しかしフィールド酸化膜装置及びラテラルＮ−Ｐ−Ｎバイポーラト ランジスタの導通電圧は、一般的に言うと、短チャネル薄酸化膜ＮＭＯＳ装置に 比べ共に高くなっている。従って上記２種の並列装置を使用し、出力バッファの 静電放電防護能力を向上させようとしても、その効果は非常に小さなものに過ぎ ないのである。
【０００５】 またD.B.Scott, P.W.Bosshart,及び I.D.Gallia,の "Circuit to improve ele ctrostatic discharge protection"アメリカ特許第5,019,888 号には、出力バッ ファ中のサイズの大きい薄酸化膜ＮＭＯＳ装置を複数個のサイズの小さなＮＭＯ Ｓ装置に分解し、相互に並列配置し、併せて小サイズの各ＮＭＯＳ装置を直列の 抵抗に追加する形で静電放電防護能力の向上を図る試みが記載されている。K.F. Lee, A.Lee, M.L.Marmet, 及びK.W.Ouyang, の"Electrostatic Discharge prote ction circuit with bimodal resistance characteristics, "アメリカ特許第5, 270,565 号には、フィールド酸化膜装置を出力パッドに接続し、それを出力バッ ファ内の薄酸化膜ＮＭＯＳ装置と並列に配置し、併せて薄酸化膜ＮＭＯＳ装置の ドレインを一連のＮ型ウェル（Ｎ−Ｗｅｌｌ）が作る抵抗に追加し、出力パッド に直列で接続する形で静電放電防護能力の向上を図る試みが記載されている。G. N.Roberts,の「出力ＥＳＤ保護回路」アメリカ特許第5,218,222 号には、横方向 Ｎ−Ｐ−Ｎバイポーラトランジスタを出力パッドに接続し、出力バッファ内のＮ ＭＯＳ装置と並列に配置し、併せて出力バッファと出力パッド間に直列抵抗を追 加し、静電放電防護能力を向上させようとする試みが記載されている。上記の三 文献では、いずれも出力バッファと出力パッド間に直列抵抗を追加しているが、 これら定格外の直列抵抗の増加は、サブミクロンＣＭＯＳ出力バッファの静電放 電防護能力を向上させることはできるが、出力バッファの駆動能力の出力を制限 し、その上出力信号も直列抵抗が原因し、時間の遅延を招くことになる。従って 直列抵抗追加方式は出力バッファの高速度または重負荷状態での応用に制限を加 える結果となってしまう。
【０００６】 この他、ラテラル半導体制御整流器( ＳＣＲ) 装置も静電放電防護装置として 、サブミクロン相補式集積回路中に使用され、静電放電防護能力の向上が図られ ている。ラテラルＳＣＲは最小の占有面積で最高の静電放電防護能力を発揮する ことがすでに発見されている。A.Chatterjee及び T.Polgreen,の論文 "A low-vo ltage triggering SCR for on-chip ESD protection at output and input pad s", IEEE Electron Device Letters, Vol.12, No.1, pp.21-222, Jan.1991;及び A.Chatterjee及び T.Polgreen,の論文 "A low-voltage triggering SCR for on -chip ESD protection at output and input pads", Proc.of 1990 Symposium o n VLSI Technology, pp.75-76 では、改良型のラテラルＳＣＲ 構造をＬＶＴＳ ＣＲ（低電圧トリガーＳＣＲ）と名付け、出力バッファ内のＮＭＯＳ装置と並列 に配置し、静電放電防護能力の向上を図っている。この種のＬＶＴＳＣＲ装置は サブミクロンＣＭＯＳ回路の出力バッファの静電放電防護能力を効果的に向上さ せるばかりではなく、直列抵抗を出力バッファと出力パッド間に追加する必要も ないものである。
【０００７】 静電放電（ＥＳＤ) は、ＩＣのいずれかの入力ないし出力ピンがおそらくプラ スまたはマイナスの電圧極性をVDD(ＩＣの高電圧源) またはVSS(ＩＣの低電圧源 ) ピンに対して印加し、放電している。従ってＣＭＯＳ出力バッファの出力ピン について言うと、四種類の異なった放電方式があることになる： (1) ＰＳモード：VDD バスが浮いている時に静電放電はある出力ピンがVSS バス に対応し、プラスの電圧極性を持つ。 (2) ＮＳモード：VDD バスが浮いている時に静電放電はある出力ピンがVSS バス に対応し、マイナスの電圧極性を持つ。 (3) ＰＤモード：VSS バスが浮いている時に静電放電はある出力ピンがVDD バス に対応し、プラスの電圧極性を持つ。 (4) ＮＤモード：VSS バスが浮いている時に静電放電はある出力ピンがVDD バス に対応し、マイナスの電圧極性を持つ。
【０００８】 以上の四種類の放電モードでは出力ピンがＣＭＯＳ集積回路（ＩＣ) 中の出力 バッファ内のＮ型トランジスタ（ＮＭＯＳ) 及びＰ型トランジスタ（ＰＭＯＳ) 装置を損傷させてしまう。 そして集積回路のあるピンの静電放電故障しきい値は、当該ピンが四種類の静 電放電モード中で耐えられる最低静電放電電圧と定義される。例えばある出力ピ ンはＰＳ, ＮＳ, ＰＤモードでは6000ボルトの静電放電電圧に耐えられるが、Ｎ Ｄモードでは1000ボルトの静電放電電圧にしか耐えられない。この場合には、そ のピンの静電放電故障しきい値は1000ボルトに過ぎないのである。上記の各種参 考文献では、静電放電防護措置はすべて出力ピンのVSS 端子側に施され、追加さ れた並列装置もすべて出力パッドとVSS 端子間に配置されているだけであり、静 電放電防護装置は出力パッドとVDD 端子間には配置されていない。このような出 力バッファをＮＤモードまたはＰＤモードでその静電放電を測定する場合、出力 バッファ内のＰＭＯＳ装置（出力パッドとVDD 端子間に接続）は容易に静電放電 によって破壊されてしまい、出力ピンのＥＳＤ故障しきい値が効果的に増加する ことはない。従って出力バッファの静電放電防護回路は上記の四種類の静電放電 モードの防護能力を共に提供できるものでなければならず、これによりはじめて 効果的にサブミクロンＣＭＯＳ集積回路の静電放電防護能力を向上させることが できるのである。
【０００９】
【考案が解決しようとする課題】
従って本考案の目的は、上記参考文献中の欠点を克服し、全面的にサブミクロ ン相補式出力バッファの静電放電防護能力を向上させることにある。
【００１０】
【課題を解決するための手段】
本考案では、２個の低電圧トリガーＳＣＲと２個のダイオードを相補式接続方 式で配置し、四種類（ＰＳ, ＮＳ, ＰＤ及びＮＤ）のモードの静電放電に対して 防護している。またこれらの全面的静電放電防護回路とＣＭＯＳ出力バッファ内 のＮＭＯＳとＰＭＯＳ装置を適宜相互に混在する形で配置し、占有面積を減少さ せている。本考案では比較的小さい占有面積（出力バッファと静電放電防護回路 を含む）で比較的高いＥＳＤ故障しきい値を提供することができ、また本考案で は出力バッファと出力パッド間に直列抵抗を使用していないため、出力バッファ が出力する駆動能力と出力信号の遅延時間が影響を受けることはない。
【００１１】 本考案は静電放電防護能力を強化したＣＭＯＳ出力バッファに関するものであ る。 ＣＭＯＳ出力バッファは、インバータと接続された回路構造を持ち、その内に 薄酸化膜のＰＭＯＳ装置と薄酸化膜のＮＭＯＳ装置を有している。このＰＭＯＳ 装置のソースはVSS に接続されており、ドレインも出力端子に接続されている。 この共通出力端子はＩＣ接続ピンのパッキング用として出力パッドに接続されて いる。このＰＭＯＳ及びＮＭＯＳ装置の入力ゲート電極はＩＣ内部の回路に接続 されており、ＩＣの内部回路の制御を受けている。
【００１２】 静電放電に対して防護するため、本考案では２個の寄生ダイオードと、2 個の 寄生した低電圧トリガーＳＣＲを静電放電防護装置として使用し、四種類（ＰＳ , ＮＳ, ＰＤ, ＮＤ) のモードの静電放電に対して防護している。第一の寄生ダ イオードＤｐと出力バッファのＰＭＯＳ装置は並列に配置され、Ｄｐの陽極は出 力パッドに接続され、陰極はVDD （第一の供給電圧）に接続されている。そして このＤｐがＰＤモードの静電放電に対して防護している。第二の寄生ダイオード Ｄｎと出力バッファのＮＭＯＳ装置も並列に配置され、Ｄｎの陽極はVSS （第二 の供給電圧）に接続され、Ｄｎの陰極が出力パッドに接続されている。そしてこ のＤｎがＮＳモードの静電放電に対して防護している。第一の低電圧トリガーＳ ＣＲは１個のＰＭＯＰＳがラテラルＳＣＲをトリガーするもので、ＰＴＬＳＣＲ ( ＰＭＯＳ−トリガーラテラルＳＣＲ) と呼ばれている。このＰＴＬＳＣＲ装置 と出力バッファ内のＰＭＯＳ装置が出力パッドとVDD 間に並列に配置されており 、このＰＴＬＳＣＲ装置がＮＤモードの静電放電に対して防護している。第二の 低電圧トリガーＳＣＲは1 個のＮＭＯＰＳがラテラルＳＣＲをトリガーするもの で、ＮＴＬＳＣＲ（ＮＭＯＳ−トリガーラテラルＳＣＲ) と呼ばれている。この ＮＴＬＳＣＲ装置と出力バッファ内のＮＭＯＳ装置が出力パッドとVSS 間に並列 に配置されており、このＮＴＬＳＣＲ装置がＰＳモードの静電放電に対して防護 している。従って出力ピンの四種類の静電放電モードはすべて一対一で対応する 装置によって防護されているため、そのＥＳＤ故障しきい値は明らかに増加して いる。
【００１３】 このＰＴＬＳＣＲ装置は短チャネル薄酸化膜ＰＭＯＳ装置をラテラルＳＣＲの 構造中に組み入れたものであり、ＮＴＬＳＣＲ装置は短チャネル薄酸化膜ＮＭＯ Ｓ装置をラテラルＳＣＲの構造中に組み入れたものである。この薄酸化膜ＰＭＯ Ｓ装置とＮＴＬＳＣＲ装置はラテラルＳＣＲをトリガーするように設計されてい る。このＰＴＬＳＣＲ装置がＮＤモードの静電放電を受けると、その中に組込ま れたＰＭＯＳ装置のドレインがスナップバック破壊し、このＰＴＬＳＣＲ装置を トリガーして導通させ、静電放電電流をバイパスに流すのである。ＮＴＬＳＣＲ 装置がＰＳモードの静電放電を受けた場合には、その中に組込まれたＮＭＯＳ装 置のドレインがスナップバック破壊し、このＮＴＬＳＣＲ装置をトリガーして導 通させ、静電放電電流をバイパスに流すのである。従ってこのＰＴＬＳＣＲとＮ ＴＬＳＣＲのトリガー電圧はＰＭＯＳとＮＭＯＳ装置のスナップバック破壊電圧 （約13〜15V の間）まで低下し、再び元のＳＣＲのトリガー電圧（約30〜50V ） とはならないため、このＰＴＬＳＣＲとＮＴＬＳＣＲは、ＣＭＯＳ出力バッファ 内のＰＭＯＳとＮＭＯＳ装置と比べ、より早く導通し、静電放電による出力バッ ファの破壊に対して防護するよう設計することができるのである。
【００１４】 本考案はどの様なＣＭＯＳまたはバイポーラＣＭＯＳ（ＢｉＣＭＯＳ) 製造工 程であっても実現可能であり、それはＮ型ウェル／Ｐ型基板、Ｐ型ウェル／Ｎ型 基板であるか、またはバイポーラ製造技術であるかに拘らずである。 本考案ではＰＴＬＳＣＲとＮＴＬＳＷＣＲ装置をＣＭＯＳ出力バッファに追加 しているが、そのうちの共用できる部分は出力バッファ内の装置と共用し、占有 面積を減少させているので、旧来の設計（または過去に提案されたもの）と比べ ると、本考案は相対的により少ない占有面積で、ＣＭＯＳ出力バッファのより高 い静電放電防護能力を提供している。
【００１５】
【考案の実施の形態】
A.回路の構造 図１はこの考案を応用した回路の見取図である。この図１は静電放電防護能力 を強化したＣＭＯＳ出力バッファ10を示している。 この出力バッファ10には出力電圧のしきい値を高くする薄酸化膜ＰＭＯＳ装置 12及び出力電圧のしきい値を低くする薄酸化膜ＮＭＯＳ装置14が含まれている。 ＰＭＯＳ装置12のソースはVDD に接続しており、ＮＭＯＳ装置14のソースはVSS に接続している。このＰＭＯＳ装置12とＮＭＯＳ装置14のドレインは一つになっ て出力端子17を形成している。この出力端子17は接続ライン18を経由して出力パ ッド20に接続されている。前段装置16はＩＣ内部回路で、この出力バッファ10の ゲート電極に信号を出力し、出力パッド上の電圧しきい値を制御している。
【００１６】 静電放電防護能力を向上させるため、ＰＴＬＳＣＲ装置30とＰＭＯＳ装置12は 並列でVDD と接続ライン18の間に接続されており、ＮＴＬＳＣＲ装置50とＮＭＯ Ｓ装置14は並列で接続ライン18とVSS の間に接続されている。 このＣＭＯＳ出力バッファ10内には2 個の寄生ダイオードＤｐ60とＤｎ70も含 まれている。Ｄｐ60ダイオードはＰＭＯＳ装置12と並列に配置され、その陽極が 接続ライン18に接続されており、Ｄｎ70ダイオードはＮＭＯＳ装置14と並列に配 置され、その陽極がVSS に接続されている。
【００１７】 ＰＴＬＳＣＲ装置30はＮＤモードの静電放電防護用であり、Ｄｐダイオード60 がＰＤモードの静電放電防護用、ＮＴＬＳＣＲ装置50がＰＳモードの静電放電防 護用、Ｄｎダイオード70がＮＳモードの静電放電防護用である。従って出力パッ ド20上で発生する四種類の静電放電モードはすべて一対一で対応する形で防護さ れており、その上これらのＰＴＬＳＣＲ、ＮＴＬＳＣＲ、Ｄｎ、Ｄｐ装置は早急 に直接的な静電放電チャネルを提供し、静電放電電流をバイパスに流すことがで きるのである。
【００１８】 ＰＴＬＳＣＲ（ＮＴＬＳＣＲ) 装置の導通電圧は、ＰＴＬＳＣＲ（ＮＴＬＳＣ Ｒ) 装置に組込まれた短チャネル薄酸化膜ＰＭＯＳ( ＮＭＯＳ) 装置のスナップ バック破壊電圧に等しく、元のラテラルＳＣＲのトリガー電圧ではない。この短 チャネル薄酸化膜ＰＭＯＳ及びＮＭＯＳ装置のスナップバック破壊電圧は製造プ ロセスにより異なっているが、一般的に言って、スナップバック破壊電圧は薄酸 化膜の破壊電圧に比べ低くなっている。またこのスナップバック破壊電圧はチャ ネル長とも関連しており、一般的に言うと、チャネル長のより短いＰＭＯＳ及び ＮＭＯＳ装置のスナップバック破壊電圧はより低くなっている。
【００１９】 従ってＰＴＬＳＣＲ装置30（ＮＴＬＳＣＲ装置50) によりＰＭＯＳ装置12( Ｎ ＭＯＳ装置14) を防護すると、静電放電による破壊から免れるが、ＰＴＬＳＣＲ 装置（ＮＴＬＳＣＲ装置) 内に組込まれたＰＭＯＳ（ＮＭＯＳ) のチャネル長は 出力バッファ中のＰＭＯＳ装置12( ＮＭＯＳ装置14) のチャネル長に比べ若干短 くなっている。このようにＰＴＬＳＣＲ装置30（ＮＴＬＳＣＲ装置50) の導通電 圧はＰＭＯＳ装置12（ＮＭＯＳ装置14) のスナップバック破壊電圧に比べ低くな っているため、まず最初にそれを導通させ、静電放電電流をバイパスに流し、出 力バッファを保護することができるのである。
【００２０】 半導体制御整流器は元来非常に良好な電気エネルギー伝導性を有しており、静 電放電に対する耐圧能力は非常に高いため（他の静電放電防護装置と比較して） 、本考案では出力バッファと出力パットの間に直列抵抗を追加せずに、効果的に 出力バッファの静電放電に対する防護能力を向上させることが可能であり、出力 信号の遅延時間を増加させることもなく、出力バッファの出力能力に影響を与え ることもないのである。 B.装置の構造 図２は図１のＰＭＯＳ装置12とＰＴＬＳＣＲ装置30の装置断面図である。図２ ではＰＴＬＳＣＲ装置30とＰＭＯＳ装置12が共存しており、Ｎ型ウェル／Ｐ型基 板として製造され、占有面積の節減が図られている。
【００２１】 図２の半導体構造100 が示すように、Ｐ型基板32／Ｎ型ウェル34中のＰＭＯＳ 装置12はＰ型のキャリア濃度の高い領域31と33で構成されている。キャリア濃度 の高い領域31はＰＭＯＳ装置12のソースであり、このソースはVDD に接続されて いる。キャリア濃度の高い領域33はＰＭＯＳ装置のドレインであり、このドレイ ンは出力パッド20に接続され、ＰＭＯＳ装置12のゲート電極35は前段装置16に接 続されている。この他Ｎ型のキャリア濃度の高い領域45と47が同一のＮ型ウェル 34内にあり、これらのキャリア濃度の高い領域45と47はVDD に接続し、Ｎ型ウェ ル34のバイアス電圧を提供し、ＰＭＯＳ装置12のバルク(bulk)を形成している。
【００２２】 図２では寄生ダイオードＤｐ60がＮ型ウェル34とＰ型のキャリア濃度の高い領 域33の接合面を形成している。この他Ｐ型のキャリア濃度の高い領域98がＰ型基 板32上でラッチアップ(latchup) を防止する保護ループとなっている。この保護 ループはレイアウト上でＰＭＯＳ装置12とＰＴＬＳＣＲ装置30をその中に囲い込 むことが可能である。このＰ型のキャリア濃度の高い領域98はVSS に接続されて いる。
【００２３】 ＰＴＬＳＣＲ装置30には、ラテラルＳＣＲ（Ｐ型のキャリア濃度の高い領域70 、Ｎ型ウェル34、Ｐ型基板32及びこれとは別のＮ型のキャリア濃度の高い領域72 を含むＮ型ウェル34とで構成されている）と短チャネル薄酸化膜ＰＭＯＳ装置90 が含まれている。ＰＴＬＳＣＲ装置30に組入れられたＰＭＯＳ装置90にはＰ型の キャリア濃度の高い領域70が含まれており、そのソースはVDD に接続されている 。またＰ型のキャリア濃度の高い領域80はＮ型ウェル34とＰ型基板32の接合面に 跨がり、ＰＭＯＳ装置90のドレインとなっている。このドレインはどこにも接続 せず、2 個の接合面の間を跨いでいるだけである。この他ＰＭＯＳ装置90のゲー ト電極82はVDD に接続している。
【００２４】 ＰＭＯＳ装置90をラテラルＳＣＲに組入れＰＴＬＳＣＲ装置30を形成している 目的は、ＰＴＬＳＣＲ装置30がＮＤモードの静電放電を受ける際に、ＰＭＯＳ装 置90のドレイン80をスナップバック破壊状態で利用し、ラテラルＳＣＲをトリガ ーし導通させることである。このＰＴＬＳＣＲ装置30の導通電圧はＰＭＯＳ装置 90のスナップバック破壊電圧に等しく、元のトリガー電圧（約30〜50V の間）と 同じではない。このＰＴＬＳＣＲ装置が導通すると、その保持電圧は元のラテラ ルＳＣＲの保持電圧と等しくなる（約1V前後）が、導通抵抗は非常に低くなって いる（約2 〜5 オーム）。ＰＭＯＳ装置90のゲート電極82はVDD に接続され、集 積回路が正常に作動している場合、ＰＭＯＳ装置90がオフ状態を保持するように なっている。
【００２５】 図３に示すのは半導体の構造200 、つまりＮＭＯＳ装置14とＮＴＬＳＣＲ装置 50の断面図である。図３ではＮＴＬＳＣＲ装置50とＮＭＯＳ装置14が共存し、占 有面積の節減が図られている。図３に示しているのはＮＴＬＳＣＲ装置50とＮＭ ＯＳ装置14がＮ型ウェル／Ｐ型基板の構造物として製造されたものである。ＮＭ ＯＳ装置14ではＮ型のキャリア濃度の高い領域51と53がそれぞれそのソースとド レインを構成しており、Ｐ型基板32はＰ型のキャリア濃度の高い領域71と73を経 由してVSS に接続され、ＮＭＯＳ装置14のバルク・バイアス電圧を提供している 。またそのゲート電極52は前段装置16に接続されている。寄生ダイオードＤｎ70 はＮ型のキャリア濃度の高い領域53（つまりＮＭＯＳ装置14のドレイン）とＰ型 基板32で構成されている。図３ではＮ型のキャリア濃度の高い領域75がＮ型ウェ ル54と58中でラッチアップを防止する保護ループを構成しており、このループは レイアウト上でＮＭＯＳ装置14とＮＴＬＳＣＲ装置50をその中に囲い込んでいる 。このＮ型のキャリア濃度の高い領域75はVDD に接続されている。
【００２６】 ＮＴＬＳＣＲ装置50はラテラルＳＣＲと短チャネル薄酸化膜ＮＭＯＳ装置98で 構成されている。このラテラルＳＣＲはＰ型のキャリア濃度の高い領域91で出力 パッドに接続され、Ｎ型ウェル58、Ｐ型基板32及びこれとは別のＮ型ウェル56（ Ｎ型のキャリア濃度の高い領域92がVSS に接続）で構成されている。ＮＭＯＳ装 置98はＮ型のキャリア濃度の高い領域92がそのソースとなり、VSS に接続されて おり、別のＮ型のキャリア濃度の高い領域93がドレインとなっている。Ｎ型のキ ャリア濃度の高い領域92はＮ型ウェル56を横に跨いでＰ型基板32に進入している 。別のＮ型のキャリア濃度の高い領域93はＰ型基板32とＮ型ウェル56の接合面を 跨ぎ越しているが、このＮ型のキャリア濃度の高い領域93は他のどこにも接続さ れていない。またＮＭＯＳ装置98のゲート電極94はVSS と接続されている。
【００２７】 短チャネル薄酸化膜ＮＭＯＳ装置98をラテラルＳＣＲの構造中に組入れＮＴＬ ＳＣＲ装置50を形成している目的は、ＮＴＬＳＣＲ装置がＰＳモードの静電放電 を受ける際に、ＮＭＯＳ装置98のドレイン93をスナップバック破壊状態で利用し 、このラテラルＳＣＲをトリガーし導通させることである。従ってこのＮＴＬＳ ＣＲ装置50の導通電圧はＮＭＯＳ装置98のスナップバック破壊電圧に等しく、ラ テラルＳＣＲの元のトリガー電圧（約30〜50V ）と同じではない。このＮＴＬＳ ＣＲ装置が導通すると、その保持電圧は元のラテラルＳＣＲの保持電圧と等しく なる（約1V前後）が、導通抵抗は非常に低くなっている（約2 〜5 オーム）。
【００２８】 図２、図３に示したのはＰＴＬＳＣＲ装置とＮＴＬＳＣＲ装置のＮ型ウェル／ Ｐ型基板に於ける装置構造であるが、図４、図５に示しているのはＰＴＬＳＣＲ 装置とＮＴＬＳＣＲ装置をＰ型ウェル／Ｎ型基板に作成した場合の装置の構造で ある。図４と図５中のＰＴＬＳＣＲ装置とＮＴＬＳＣＲ装置の作動原理及び設計 概念は共に図２、図３の装置と同様であり、異なった製造工程でその実現を図っ たものである。図４に示しているのは半導体装置構造300 をＰ型ウェルとＮ型基 板の製造プロセス中に実現させたものであり、これにはＰＭＯＳ装置12とＰＴＬ ＳＣＲ装置30が含まれている。ＰＭＯＳ装置12はＰ型のキャリア濃度の高い領域 310 と312 で構成されており、そのソースとドレインはそれぞれVDD と出力パッ ド20に接続されている。またＰＭＯＳ装置12のゲート電極は前段装置16に接続さ れている。ＰＭＯＳ装置12はラテラルＳＣＲ（Ｐ型ウェル306 がＰ型のキャリア 濃度の高い領域352 を経由してVDD に接続され、これとＮ型基板302 、Ｐ型ウェ ル308 、及び出力パッド20に接続されるＮ型のキャリア濃度の高い領域351 で構 成されている）とＰＭＯＳ装置350 が共存する形で構成されている。ＰＭＯＳ装 置350 のソース及びドレインはＰ型のキャリア濃度の高い領域352 と354 であり 、それぞれＰ型ウェル306 及び別のＰ型ウェル308 とＮ型基板302 の接合面を跨 いでその役割を果たしている。また別のＰ型ウェル304 と308 はＰ型のキャリア 濃度の高い領域320 を経由してVSS と接続し、ＰＭＯＳ装置12とＰＴＬＳＣＲ装 置30全体を取り囲み、ラッチアップを防止する防護ループを形成している。
【００２９】 図５で示しているのは半導体構造400 をＰ型ウェル／Ｎ型基板の製造プロセス 中に実現させたものであり、これにはＮＭＯＳ装置14とＮＴＬＳＣＲ装置50が含 まれている。ＮＭＯＳ装置14はＮ型のキャリア濃度の高い領域420 と422 で構成 されており、Ｐ型ウェル406 内でそのソースとドレインとなっている。またＮＭ ＯＳ装置のゲート電極424 は前段装置16に接続されている。Ｐ型ウェル406 はＰ 型のキャリア濃度の高い領域430 を経由してVSS に接続し、ＮＭＯＳ装置14のバ ルク・バイアス電圧を提供している。ＮＴＬＳＣＲ装置50はラテラルＳＣＲとＮ ＭＯＳ装置450 で構成されており、ラテラルＳＣＲはＰ型ウェル408 （Ｐ型のキ ャリア濃度の高い領域430 を経由して出力パッド20に接続）、Ｎ型基板302 、Ｐ 型ウェル406 、及びＮ型のキャリア濃度の高い領域432(VSS に接続) で構成され ている。ＮＭＯＳ装置450 ではＮ型のキャリア濃度の高い領域432 と434 がその ソース及びドレインを構成しており、そのゲート電極435 はVSS に接続されてい る。Ｎ型のキャリア濃度の高い領域434 はＮ型基板302 とＰ型ウェル406 の接合 面を横に跨いでいるが、どこにも接続されてはいない。また別のＮ型ウェルのキ ャリア濃度の高い領域410(VDD に接続) がＮ型基板302 上にあり、ＮＭＯＳ装置 14とＮＴＬＳＣＲ装置50を取り囲み、ラッチアップを防止する防護ループを構成 している。 C.レイアウトの実施例 図６に示したのは図２の半導体構造100 のレイアウト平面図600 であり、密な レイアウトとなっている。図６中の線Ａ−Ａ’は図２の断面図の横断線に対応し ている。図６中でＰＭＯＳ装置12には3 本の互いに平行な指状突起33があるが、 この突起もＰＭＯＳ装置12のドレインである。ＰＴＬＳＣＲ装置30は図６の右側 である。この他ラッチアップ防止のためのループ98が最も外縁部分でＰＭＯＳ装 置12とＰＴＬＳＣＲ装置30全体を囲っている。
【００３０】 図７に示したのは図３の半導体構造200 のレイアウト平面図700 であり、密な レイアウトとなっている。図７中の線Ｂ−Ｂ’は図３の断面図の横断線に対応し ている。図７中でＮＭＯＳ装置14には3 本の互いに平行な指状突起53があるが、 この突起53もＮＭＯＳ装置14のドレインである。ＮＴＬＳＣＲ装置50は図７の右 側である。この他ラッチアップ防止のためのループ75が最も外縁部分でＮＭＯＳ 装置14とＮＴＬＳＣＲ装置50全体を囲っている。
【００３１】 図６と図７はこの考案をＮ型ウェル／Ｐ型基板の製造工程に適用したレイアウ トの実施例である。照合すると、図４と図５の半導体構造300 と400 のレイアウ ト実施例は図６と図７のレイアウト図600 と700 に示したものと類似している。 これは製造工程をＰ型ウェル／Ｎ型基板製造工程に改めただけだからである。 しかし本考案のレイアウト形式は図６と図７に示した例に止まらず、その他の レイアウト形式によっても本考案は実現可能である。 D.回路の動作原理 (1) ＣＭＯＳ半導体集積回路が正常に作動している状態： 集積回路が正常に作動している状態では、VDD は5Vの電源に接続されており、 VSS は接地されている。この場合ＰＭＯＳ装置90とＮＭＯＳ装置98のゲート電極 はそれぞれのソースに接続されており、ＰＭＯＳ装置90とＮＭＯＳ装置98はオフ 状態にあるため、ＰＴＬＳＣＲ装置30とＮＴＬＳＣＲ装置50もオフ状態にあり、 ＮＭＯＳ装置12とＰＭＯＳ装置14（図１を参照）で構成される出力バッファは前 段装置16の信号の指示に基づき、出力パッド20に信号を出力している。
【００３２】 この他、寄生ダイオードＤｐ60とＤｎ70は信号を出力し、電圧固定（クランピ ング）作用を発揮する。電圧信号が出力パッド20に於いてオーバーレベルまたは ローレベル現象を生じた場合、ダイオードＤｐ60は高電圧のしきい値を約VDD+0. 6Vの最高しきい値に固定し、ダイオードＤｎ70は低電圧のしきい値を約VSS-0.6V の最低しきい値に固定する。従って正常に作動している状態(VDD=5V, VSS=0V)で は、出力パッド20の電圧しきい値約5.6V〜-0.6V の間に固定されている。 (2) 静電放電している状態： 集積回路が浮いている場合、いとも簡単に静電放電によって破壊されてしまう 。集積回路の各ピンに対する静電放電について言うと、四種類の放電モードが考 えられる。ＰＳ, ＮＳ, ＰＤ及びＮＤモードである（詳細は従来の技術の項で説 明済み）。この場合本考案で追加されたＰＴＬＳＣＲ装置30、ＮＴＬＳＣＲ装置 50及び寄生ダイオードＤｐ60とＤｎ70が保護作用を発揮することになる。
【００３３】 ＰＳモードの静電放電が出力パッド20で発生した場合、この静電電圧はまずＮ ＴＬＳＣＲ装置50の陽極（図３中のＰ型のキャリア濃度の高い領域91）に導通し 、次いでＮ型ウェル58を経由してＮ型のキャリア濃度の高い領域93に導通する。 このＮ型のキャリア濃度の高い領域93もＮＭＯＳ装置98のドレインである。この 静電放電電圧はＮＭＯＳ装置98のドレインに導かれ、スナップバック破壊状態に 陥り、まず出力パッド上の電圧を固定する。ＮＭＯＳ装置のドレインでスナップ バック破壊が発生すると、この破壊電流はＮ型ウェル58からＰ型基板32に流れ、 ラテラルＳＣＲをトリガーして導通させ、またＮＴＬＳＣＲ装置50もトリガーさ れ、導通する。導通したＮＴＬＳＣＲ装置50の保持電圧は約1 〜2Vの間であり、 その導通抵抗は相当に低くなっているため、出力パッド20からバイパス経路（Ｎ ＴＬＳＣＲ装置経由）が開かれ、静電放電電流はVSS へ流れてゆく。
【００３４】 このＮＴＬＳＣＲ装置50は非常に高い電気エネルギーの伝導性を備えているた め、比較的小さな占有面積で、相対的に高い静電放電電流を受けることが可能で ある。従って出力バッファがＰＳモードで静電放電する場合、ＮＴＬＳＣＲ装置 によって効果的に保護することが可能である。 ＮＳモードの静電放電が出力パッド20で発生した場合、このマイナスの静電電 圧はＮＭＯＳ装置14のドレイン、つまり（図３中）のＮ型のキャリア濃度の高い 領域53に導通する。そして寄生ダイオードＤｎ70がプラス方向に導通し、静電放 電の電流経路を提供する。従って出力パッド上の静電電圧はダイオードＤｎによ って固定され、この出力バッファは保護される。つまりダイオードがプラス方向 に導通する場合にも、高い静電放電防護能力を有しているのである。
【００３５】 ＰＤモードの静電放電が出力パッド20で発生した場合、このプラスの静電電圧 はＰＭＯＳ装置12のドレイン、つまり（図２中）のＰ型のキャリア濃度の高い領 域33に導通する。そして寄生ダイオードＤｐ60がプラス方向に導通し、静電放電 の電流経路を提供する。従って出力パッド上の静電電圧はダイオードＤｐによっ て固定され、この出力バッファは保護される。つまりＤｐがプラス方向に導通す る場合にも、高い静電放電防護能力を有しているのである。
【００３６】 ＮＤモードの静電放電が出力パッド20で発生した場合、このマイナスの静電電 圧はＰＴＬＳＣＲ装置30の陰極（図３中のＮ型のキャリア濃度の高い領域72）に 導通し、次いでＰ型基板32を経由してＰ型のキャリア濃度の高い領域80に導通す る。このＰ型のキャリア濃度の高い領域もＰＭＯＳ装置90のドレインである。こ のマイナスの静電放電電圧はＰＭＯＳ装置90のドレインに導かれ、スナップバッ ク破壊状態に陥り、まず出力パッド上のマイナス電圧を固定する。ＰＭＯＳ装置 90のドレインでスナップバック破壊が発生すると、この破壊電流はＮ型ウェル34 からＰ型基板32に流れ、ラテラルＳＣＲをトリガーして導通させ、またＰＴＬＳ ＣＲ装置30もトリガーされ、導通する。導通したＰＴＬＳＣＲ装置30の保持電圧 は約1 〜2Vの間であり、その導通抵抗は相当に低くなっているため、出力パッド 20からバイパス経路（ＰＴＬＳＣＲ装置経由）が開かれ、静電放電電流はVDD へ 流れてゆく。このＰＴＬＳＣＲ装置30は非常に高い電気エネルギーの伝導性を備 えているため、比較的小さな占有面積で、相対的に高い静電放電電流を受けるこ とが可能である。従って出力バッファがＮＤモードで静電放電する場合、ＰＴＬ ＳＣＲ装置30によって効果的に保護することが可能である。 E.結論 本考案では効果的な静電放電防護回路を提案し、ＣＭＯＳ半導体出力バッファ を保護している。この静電放電防護回路はレイアウト上でＣＭＯＳ半導体出力バ ッファと密接に結合させることができるため、比較的小さな占有面積で相対的に 大きな静電放電防護能力を提供することが可能である。
【００３７】 ＣＭＯＳ半導体出力バッファ内には出力電圧のしきい値を高くするＰＭＯＳ装 置及び出力電圧のしきい値を低くするＮＭＯＳ装置が含まれている。本考案の静 電放電防護回路にはＰＭＯＳ装置によりトリガーする半導体制御整流器ＰＴＬＳ ＣＲ装置とＮＭＯＳ装置によりトリガーする半導体制御整流器ＮＴＬＳＣＲ装置 が含まれている。ＰＴＬＳＣＲ装置は出力バッファ内のＰＭＯＳ装置と一つにす ることができ、ＮＴＬＳＣＲ装置も出力バッファ内のＮＭＯＳ装置と一つにする ことが可能である。このＰＴＬＳＣＲ装置（ＮＴＬＳＣＲ装置) の導通電圧はＰ ＭＯＳ装置（ＮＭＯＳ装置) のスナップバック破壊電圧と等しく、元の半導体制 御整流器のトリガー電圧と同じではないため、ＰＴＬＳＣＲ装置とＮＴＬＳＣＲ 装置はＣＭＯＳ酸化金属半導体出力バッファ内のＰＭＯＳ装置とＮＭＯＳ装置と 比べ、より低い静電放電電圧として設計することが可能である。従ってＰＭＯＳ 装置とＮＭＯＳ装置は効果的にＣＭＯＳ半導体出力バッファを保護することが可 能である。この考案では別途2 個の寄生ダイオードＤｐとＤｎも利用し、静電放 電に対して防護している。
【００３８】 四種類の静電放電、ＰＳ, ＮＳ, ＰＤ及びＮＤモードはすべてＮＴＬＳＣＲ装 置、Ｄｎ、Ｄｐ及びＰＴＬＳＣＲ装置によって一対一で防護されている。 本考案ではＰＴＬＳＣＲ装置とＮＴＬＳＣＲ装置を追加しているが、それはこ の2 つの装置は元来非常に高い静電放電受容能力を有しており、あまり大きな装 置は必要ないからである。これに加えレイアウト上で出力バッファ内の装置と一 つにすることができるからである。従って本考案では比較的小さな占有面積で相 対的に高い静電放電防護能力を提供できるのである。
【００３９】 本考案の電気回路及び装置構造はいずれのＣＭＯＳ及びＢｉＣＭＯＳ製造工程 にも適合性があり、Ｎ型ウェル／Ｐ型基板、Ｐ型ウェル／Ｎ型基板、または双ウ ェルの製造技術に適用し、本考案の応用幅を広げることも可能である。 以上に本考案の設計理念及びその実施例を記載したが、そこで使用したものは 本考案に限定されるわけではないから、当業者が本考案の精神と範囲から逸脱す ることなく、より応用性に富んだものを制作することが可能である。従って本考 案の保護範囲は実用新案登録申請範囲にのみ限定され、それを基準とするもので ある。
【図面の簡単な説明】
【図１】本考案の回路接続を示す図である。
【図２】本考案に基づき、ＣＭＯＳ出力バッファ内のＰ
ＭＯＳ装置とＰＴＬＳＣＲ装置をＰ型基板に共存させた
実施例の断面図である。
【図３】本考案に基づき、ＣＭＯＳ出力バッファ内のＮ
ＭＯＳ装置とＮＴＬＳＣＲ装置をＰ型基板に共存させた
実施例の断面図である。
【図４】本考案に基づき、ＣＭＯＳ出力バッファ内のＰ
ＭＯＳ装置とＰＴＬＳＣＲ装置をＮ型基板に共存させた
実施例の断面図である。
【図５】本考案に基づき、ＣＭＯＳ出力バッファ内のＮ
ＭＯＳ装置とＮＴＬＳＣＲ装置をＮ型基板に共存させた
実施例の断面図である。
【図６】図２の平面図である。
【図７】図３の平面図である。
【符号の説明】
10 出力バッファ 12 ＰＭＯＳ装置 14 ＮＭＯＳ装置 16 前段装置 17 出力端子 18 接続ライン 20 出力パッド 30 ＰＴＬＳＣＲ装置 32 Ｐ型基板 34、54、58 Ｎ型ウェル 31、33、45、51、53、47、70、71、73、75、80、98、31
0 、312 、320 、350、354 、351 、352 キャリア濃
度の高い領域 35、82 ゲート電極 50 ＮＴＬＳＣＲ装置 Ｄｐ60、Ｄｎ70 寄生ダイオード 100 、200 、400 半導体構造 90、350 ＰＭＯＳ装置 300 半導体装置構造 302 Ｎ型基板 308 Ｐ型ウェル 600 、700 レイアウト平面図 33、53 指状突起 75、95、98 ループ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/78

Claims (20)

    【実用新案登録請求の範囲】
  1. 【請求項１】 ソースがVDD 電源に接続された薄酸化膜
    ＰＭＯＳ装置と、ソースがVSS 電源に接続された薄酸化
    膜ＮＭＯＳ装置と、第一の低電圧トリガーシリコン制御
    整流器（ＳＣＲ) と、第二の低電圧トリガーＳＣＲと、
    第一の寄生ダイオードと、第二の寄生ダイオードとを含
    み、静電放電保護回路を含む相補式酸化金属半導体（Ｃ
    ＭＯＳ）出力バッファであって、 該ＰＭＯＳ装置及びＮＭＯＳ装置のドレインは互いにか
    つ出力パッドに接続され、 第一の低電圧トリガーＳＣＲはVDD と出力パッドの間に
    接続され、ＮＤモードの静電放電に対し保護し、 第二の低電圧トリガーＳＣＲは出力パッドとVSS の間に
    接続させ、ＰＳモードの静電放電に対し保護し、 第一の寄生ダイオードはVDD と出力パッドの間に接続さ
    れ、ＰＤモードの静電放電に対して保護し、 第二の寄生ダイオードは出力パッドとVSS の間に接続さ
    れ、ＮＳモードの静電放電に対して保護し、 各低電圧トリガーＳＣＲのトリガー電圧はＰＭＯＳ及び
    ＮＭＯＳ装置のスナップバック破壊電圧まで低下される
    ことにより静電放電に対して保護されるＣＭＯＳ出力バ
    ッファ。
  2. 【請求項２】 Ｐ型ウェル／Ｎ型基板構造を有する請求
    項１記載のＣＭＯＳ出力バッファ。
  3. 【請求項３】 Ｎ型ウェル／Ｐ型基板構造を有する請求
    項１記載のＣＭＯＳ出力バッファ。
  4. 【請求項４】 第一の低電圧トリガーＳＣＲは、ラテラ
    ルＳＣＲとＰＭＯＳ装置とよりなり、ラテラルＳＣＲの
    陽極はVDD に接続され、その陰極は出力パッドに接続さ
    れており、ＰＭＯＳ装置はそのスナップバック破壊電圧
    でラテラルＳＣＲをトリガーする請求項１記載のＣＭＯ
    Ｓ出力バッファ。
  5. 【請求項５】 第二の低電圧トリガーＳＣＲはラテラル
    ＳＣＲとＮＭＯＳ装置とよりなり、ラテラルＳＣＲの陽
    極は出力パッドに接続され、その陰極はVSSに接続され
    ており、ＮＭＯＳ装置はそのスナップバック破壊電圧で
    ラテラルＳＣＲをトリガーする請求項１記載のＣＭＯＳ
    出力バッファ。
  6. 【請求項６】 ドレインが出力パッドに接続され、ソー
    スが夫々第１及び第２の電源に接続された第１のＰＭＯ
    Ｓ及び第１のＮＭＯＳと、 陽極が第１の電源に接続され、陰極が出力パッドに接続
    され、そのスナップバック破壊電圧で第１のラテラルＳ
    ＣＲをトリガーする第２のＰＭＯＳ装置を含む第１のラ
    テラルＳＣＲと、 陽極が出力パッドに接続され、陰極が第２の電源とその
    スナップバック破壊電圧で第２のラテラルＳＣＲをトリ
    ガーする第２のＮＭＯＳ装置とに接続された第２のラテ
    ラルＳＣＲとよりなる、 ＥＳＤ保護回路を有するＣＭＯＳ出力バッファ。
  7. 【請求項７】 出力パッドと第一の電源との間に接続さ
    れた第一の寄生ダイオードを含む請求項６記載のＣＭＯ
    Ｓ出力バッファ。
  8. 【請求項８】 出力パッドと第二の電源との間に接続さ
    れた第二の寄生ダイオードを含む請求項６記載のＣＭＯ
    Ｓ出力バッファ。
  9. 【請求項９】 陽極が第１の電源に接続され陰極が集積
    回路の出力パッドに接続された半導体基板に形成され、
    そのスナップバック破壊電圧でラテラルＳＣＲをトリガ
    ーするＰＭＯＳ装置を組込んだ第１の低電圧トリガーラ
    テラルＳＣＲよりなる集積回路中の出力バッファにＥＳ
    Ｄ保護を与える半導体装置。
  10. 【請求項１０】 第一のラテラルＳＣＲの陰極は、Ｐ型
    基板にあるＮ型ウェルに形成されたＮ+ 型ウェルよりな
    る請求項９記載の半導体装置。
  11. 【請求項１１】 第一のラテラルＳＣＲの陰極は、Ｎ型
    基板にあるＰ型ウェルに形成されたＰ+ 型ウェルよりな
    る請求項９記載の半導体装置。
  12. 【請求項１２】 ＰＭＯＳ装置のドレインは該基板と該
    基板の第一の領域との接合に亘って形成されており、そ
    のソースは半導体基板と第二の領域との接合に亘って形
    成されており、該基板は一つのドーパント型であり、第
    一の領域と第二の領域はポンプのドーパント型である請
    求項９記載の半導体装置。
  13. 【請求項１３】 上記ドレインはＰ+ 型ウェルである請
    求項９記載の半導体装置。
  14. 【請求項１４】 薄酸化膜ＰＭＯＳ装置を含み、このＰ
    ＭＯＳ装置と第一の低電圧トリガーラテラルＳＣＲは一
    体に形成され、この薄酸化膜ＰＭＯＳ装置のドレインは
    Ｐ型のキャリア濃度の高い領域が半導体基板の上に平行
    に配置される形で形成され、この薄酸化膜ＰＭＯＳ装置
    はレイアウト上で第一の低電圧トリガーラテラルＳＣＲ
    と平行に配置され、並列に接続されている請求項９記載
    の半導体装置。
  15. 【請求項１５】 第二の低電圧トリガーラテラルＳＣＲ
    を含み、第一のラテラルＳＣＲと共に同一の半導体基板
    上に配置され、その陽極は出力パッドに接続され、陰極
    は第二の参考電圧に接続され、この第二の低電圧トリガ
    ーラテラルＳＣＲ内にはＮＭＯＳ装置が含まれ、このＮ
    ＭＯＳ装置はそのドレインがスナップバック破壊した際
    に第二の低電圧トリガーラテラルＳＣＲを導通させる請
    求項９記載の半導体装置。
  16. 【請求項１６】 第二の低電圧トリガーラテラルＳＣＲ
    の陽極は、Ｐ型のキャリア濃度の高い領域がＮ型ウェル
    内に存在し、これらが共にＰ型基板上に存在する形で構
    成されている請求項１５記載の半導体装置。
  17. 【請求項１７】 第二の低電圧トリガーラテラルＳＣＲ
    の陽極は、Ｐ型のキャリア濃度の高い領域がＰ型ウェル
    内に存在し、これらが共にＮ型基板上に存在する形で構
    成されている請求項１５記載の半導体装置。
  18. 【請求項１８】 ＮＭＯＳ装置のドレインは当該半導体
    基板と第一の領域の接合面を横に跨ぎ、そのソースは半
    導体基板と第二の領域の接合面を横に跨ぎ、当該半導体
    基板は第一型のキャリア濃度であり、第一の領域と第二
    の領域は第二型のキャリア濃度である請求項１５記載の
    半導体装置。
  19. 【請求項１９】 ＮＭＯＳ装置のドレインはＮ型のキャ
    リア濃度の高い領域である請求項１５記載の半導体装
    置。
  20. 【請求項２０】 薄酸化膜ＮＭＯＳ装置が含まれ、第二
    の低電圧トリガーラテラルＳＣＲと一つにされ占有面積
    の節減が図られ、この薄酸化膜ＮＭＯＳ装置のドレイン
    はＮ型のキャリア濃度の高い領域が半導体基板の上に平
    行に配置される形で形成され、この薄酸化膜ＮＭＯＳ装
    置はレイアウト上で第二の低電圧トリガーラテラルＳＣ
    Ｒと平行に配置され、並列に接続される請求項１５記載
    の半導体装置。
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