JPH061802B2 - 半導体装置 - Google Patents
半導体装置Info
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- JPH061802B2 JPH061802B2 JP1061895A JP6189589A JPH061802B2 JP H061802 B2 JPH061802 B2 JP H061802B2 JP 1061895 A JP1061895 A JP 1061895A JP 6189589 A JP6189589 A JP 6189589A JP H061802 B2 JPH061802 B2 JP H061802B2
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- 239000004065 semiconductor Substances 0.000 title claims description 32
- 239000000758 substrate Substances 0.000 claims description 14
- 238000009792 diffusion process Methods 0.000 claims description 9
- 230000015556 catabolic process Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0259—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using bipolar transistors as protective elements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体装置に関し、より詳しくは、入力保護
回路を有する半導体装置に関する。
回路を有する半導体装置に関する。
（従来の技術） 半導体装置の入出力端子に大きな電圧がかかって、いわ
ゆる静電破壊が生じるのを防止するため、入出力端子に
保護回路が設けられている。第５図はその一例を示すも
のである。この第５図において、Ｐａｄは入出力端子と
してのパッドであり、このパッドＰａｄは半導体装置内
の回路に接続されていると共に、保護トランジスタ（バ
イポーラトランジスタ）Ｔｒを介して第１の電源電位
（接地電位Ｖｓｓ）端に接続されている。静電破壊試験
は、入出力端子（パッドＰａｄ）と接地電位（Ｖｓｓ）
端との間に高電圧を印加して行われる。このとき、保護
トランジスタＴｒのベースには、半導体装置における半
導体基板（この場合はＰ型半導体）の基板電位Ｖｂｂが
加えられる。このため、正常動作時には、保護トランジ
スタＴｒがオンして、パッドＰａｄに加えられた高電圧
がそのトランジスタＴｒを介して接地電位（Ｖｓｓ）端
に逃され、高電圧が内部回路に伝えられることがなく、
その内部回路が保護される。このような動作は、上記試
験時のみならず、端子に高電圧が加えられたときにも同
じであり、その動作によって内部回路が保護される。
ゆる静電破壊が生じるのを防止するため、入出力端子に
保護回路が設けられている。第５図はその一例を示すも
のである。この第５図において、Ｐａｄは入出力端子と
してのパッドであり、このパッドＰａｄは半導体装置内
の回路に接続されていると共に、保護トランジスタ（バ
イポーラトランジスタ）Ｔｒを介して第１の電源電位
（接地電位Ｖｓｓ）端に接続されている。静電破壊試験
は、入出力端子（パッドＰａｄ）と接地電位（Ｖｓｓ）
端との間に高電圧を印加して行われる。このとき、保護
トランジスタＴｒのベースには、半導体装置における半
導体基板（この場合はＰ型半導体）の基板電位Ｖｂｂが
加えられる。このため、正常動作時には、保護トランジ
スタＴｒがオンして、パッドＰａｄに加えられた高電圧
がそのトランジスタＴｒを介して接地電位（Ｖｓｓ）端
に逃され、高電圧が内部回路に伝えられることがなく、
その内部回路が保護される。このような動作は、上記試
験時のみならず、端子に高電圧が加えられたときにも同
じであり、その動作によって内部回路が保護される。
（発明が解決しようとする課題） 近年、静電破壊に対する耐力が高いかどうかということ
が、半導体装置の性能を代表するほど重要な要因となっ
ている。このため、上記の入出力端子（Ｐａｄ）と第１
電源電位（Ｖｓｓ）端との間での第１の静電破壊に対す
る耐力だけでなく、入出力端子と第２電源電位
（Ｖｄｄ）端との間での第２の静電破壊に対する耐力及
び第１電源電位端と第２電源電位端の間での第３の静電
破壊に対する耐力がそれぞれ高いことが望まれる。
が、半導体装置の性能を代表するほど重要な要因となっ
ている。このため、上記の入出力端子（Ｐａｄ）と第１
電源電位（Ｖｓｓ）端との間での第１の静電破壊に対す
る耐力だけでなく、入出力端子と第２電源電位
（Ｖｄｄ）端との間での第２の静電破壊に対する耐力及
び第１電源電位端と第２電源電位端の間での第３の静電
破壊に対する耐力がそれぞれ高いことが望まれる。
本発明は、上記に鑑みてなされたもので、その目的は、
上記第１の静電破壊に対する耐力だけでなく、第２及び
第３の静電破壊に対する耐力の高い半導体装置を提供す
ることにある。
上記第１の静電破壊に対する耐力だけでなく、第２及び
第３の静電破壊に対する耐力の高い半導体装置を提供す
ることにある。
（課題を解決するための手段） 本発明の半導体装置は、第１導電型の半導体基板の表面
に入出力端子としての複数のボンディングパッドを設
け、その基板内に形成された半導体の回路をそのボンデ
ィングパッドに電気的に接続した半導体装置において、
前記半導体基板の表面に第２導電型の複数の拡散層を間
隔をおいて形成することにより複数のバイポーラトラン
ジスタを形成し、それらのバイポーラトランジスタを、
前記ボンディングパッドと第１の電源電位端の間、その
第１の電源電位端と第２の電源電位との間及びその第２
の電源電位と前記ボンディングパッドとの間にそれぞれ
少なくとも１つ宛て接続したものとして構成される。
に入出力端子としての複数のボンディングパッドを設
け、その基板内に形成された半導体の回路をそのボンデ
ィングパッドに電気的に接続した半導体装置において、
前記半導体基板の表面に第２導電型の複数の拡散層を間
隔をおいて形成することにより複数のバイポーラトラン
ジスタを形成し、それらのバイポーラトランジスタを、
前記ボンディングパッドと第１の電源電位端の間、その
第１の電源電位端と第２の電源電位との間及びその第２
の電源電位と前記ボンディングパッドとの間にそれぞれ
少なくとも１つ宛て接続したものとして構成される。
（作用） ボンディングパッド（入出力端子）と第１の電源電位端
の間、ボンディングパッドと第２電源電位端の間、及び
第１電源電位と第２電源電位の間にそれぞれ保護用のバ
イポーラトランジスタが接続されている。よって、ボン
ディングパッド、第１電源電位端及び第２電源電位端の
うちのいずれか２つのものの間に大電圧が加わっても、
その大電圧は保護用のバイポーラトランジスタによって
逃がされ、内部回路に直接的に伝えられることはない。
の間、ボンディングパッドと第２電源電位端の間、及び
第１電源電位と第２電源電位の間にそれぞれ保護用のバ
イポーラトランジスタが接続されている。よって、ボン
ディングパッド、第１電源電位端及び第２電源電位端の
うちのいずれか２つのものの間に大電圧が加わっても、
その大電圧は保護用のバイポーラトランジスタによって
逃がされ、内部回路に直接的に伝えられることはない。
（実施例） 第１図は、本発明の一実施例の一部を示す概念図であ
る。入力端子としてのボンディングパッドＰａｄは、周
知のように半導体装置の周辺に設けられ且つその半導体
装置の内部回路（図示せず）に配線ＷＩＮによって接続
されている。第１図にはパッドの１つが示されている。
その半導体装置における半導体基板（この場合にはＰ
型）内に第１〜第３のトランジスタ（バイポーラトラン
ジスタ）Ｔｒ１〜Ｔｒ３が形成されている。上記配線Ｗ
ＩＮと第１電源電位（Ｖｓｓ）端との間に第１のトラン
ジスタＴｒ１が接続され、配線ＷＩＮと第２電源電位
（Ｖｄｄ）端との間に第２のトランジスタＴｒ２が接続
され、第２電源電位（Ｖｄｄ）端と第１電源電位（Ｖ
ｓｓ）端との間に第３のトランジスタＴｒ３が接続され
ている。第１〜第３のトランジスタＴｒ１〜Ｔｒ３のベ
ースには半導体基板の電位ＶＢＢが加えられるようにな
っている。
る。入力端子としてのボンディングパッドＰａｄは、周
知のように半導体装置の周辺に設けられ且つその半導体
装置の内部回路（図示せず）に配線ＷＩＮによって接続
されている。第１図にはパッドの１つが示されている。
その半導体装置における半導体基板（この場合にはＰ
型）内に第１〜第３のトランジスタ（バイポーラトラン
ジスタ）Ｔｒ１〜Ｔｒ３が形成されている。上記配線Ｗ
ＩＮと第１電源電位（Ｖｓｓ）端との間に第１のトラン
ジスタＴｒ１が接続され、配線ＷＩＮと第２電源電位
（Ｖｄｄ）端との間に第２のトランジスタＴｒ２が接続
され、第２電源電位（Ｖｄｄ）端と第１電源電位（Ｖ
ｓｓ）端との間に第３のトランジスタＴｒ３が接続され
ている。第１〜第３のトランジスタＴｒ１〜Ｔｒ３のベ
ースには半導体基板の電位ＶＢＢが加えられるようにな
っている。
このように構成された半導体装置において、入力端子
（Ｐａｄ）と第１電源電位（Ｖｓｓ）端との間にかかっ
た高電圧はトランジスタＴｒ１によって逃がされる。ま
た、これと同様に、入力端子（Ｐａｄ）と第２電源電位
（Ｖｄｄ）端との間にかかった高電圧は第２のトランジ
スタによって逃がされ、第２電源電位（Ｖｄｄ）と第１
電源電位（Ｖｓｓ）との間にかかった高電圧は第３のト
ランジスタＴｒ３によって逃がされる。これは、他のパ
ッドについても同様である。
（Ｐａｄ）と第１電源電位（Ｖｓｓ）端との間にかかっ
た高電圧はトランジスタＴｒ１によって逃がされる。ま
た、これと同様に、入力端子（Ｐａｄ）と第２電源電位
（Ｖｄｄ）端との間にかかった高電圧は第２のトランジ
スタによって逃がされ、第２電源電位（Ｖｄｄ）と第１
電源電位（Ｖｓｓ）との間にかかった高電圧は第３のト
ランジスタＴｒ３によって逃がされる。これは、他のパ
ッドについても同様である。
第２図は、第１図に沿って具現化した半導体装置の一部
を平面的に見たものである。ここでは、パッドＰａｄの
近傍のデツドスペースにトランジスタＴｒ１〜Ｔｒ３を
形成している。この第２図のIII−III線に沿った断面図
が第３図に示される。この第３図からわかるように、Ｐ
型半導体基板Ｓの表面に拡散層Ｎ+が一定の間隔で形成
されている。各拡散層Ｎ+はＰ型半導体（基板Ｓ）を介
して他の拡散層Ｎ＋と対向し、ＮＰＮ型のバイポーラト
ランジスタを形成している。これらの拡散層Ｎ+は配線
ＷＩＮ，Ｗｓｓ，Ｗｄｄによって入力端子（Ｐａｄ）、
第１電源電位（Ｖｓｓ）端、第２電源電位（Ｖｄｄ）端
にそれぞれ接続されている。このように配線ＷＩＮ，Ｗ
ＳＳ，Ｗｄｄで接続することにより、第３図に破線で囲
んで例示するように、入力端子（Ｐａｄ）、第１電源電
位（Ｖｓｓ）端及び第２電源電位（Ｖｄｄ）端の３つの
端子のうちの各２つのものの間にＴｒ１〜Ｔｒ３が形成
されることになる。つまり、第２図及び第３図の装置
は、第１図の回路と等価である。
を平面的に見たものである。ここでは、パッドＰａｄの
近傍のデツドスペースにトランジスタＴｒ１〜Ｔｒ３を
形成している。この第２図のIII−III線に沿った断面図
が第３図に示される。この第３図からわかるように、Ｐ
型半導体基板Ｓの表面に拡散層Ｎ+が一定の間隔で形成
されている。各拡散層Ｎ+はＰ型半導体（基板Ｓ）を介
して他の拡散層Ｎ＋と対向し、ＮＰＮ型のバイポーラト
ランジスタを形成している。これらの拡散層Ｎ+は配線
ＷＩＮ，Ｗｓｓ，Ｗｄｄによって入力端子（Ｐａｄ）、
第１電源電位（Ｖｓｓ）端、第２電源電位（Ｖｄｄ）端
にそれぞれ接続されている。このように配線ＷＩＮ，Ｗ
ＳＳ，Ｗｄｄで接続することにより、第３図に破線で囲
んで例示するように、入力端子（Ｐａｄ）、第１電源電
位（Ｖｓｓ）端及び第２電源電位（Ｖｄｄ）端の３つの
端子のうちの各２つのものの間にＴｒ１〜Ｔｒ３が形成
されることになる。つまり、第２図及び第３図の装置
は、第１図の回路と等価である。
第４図は、第１図の回路の具現例の異種例を示すもので
ある。この第４図においても破線で例示するように、上
記３つの端子間に第１〜第３のトランジスタＴｒ１〜Ｔ
ｒ３が形成されているのは明らかである。
ある。この第４図においても破線で例示するように、上
記３つの端子間に第１〜第３のトランジスタＴｒ１〜Ｔ
ｒ３が形成されているのは明らかである。
第１図の回路の具現例は、さらに種々のものが考えられ
る。いずれにしても、配線ＷＩＮ，Ｗｓｓ，Ｗｄｄを拡
散層Ｎ+に接続するに当り、入力端子、Ｖｓｓ端子、Ｖ
ｄｄ端子間にトランジスタＴｒ１〜Ｔｒ３が形成される
ようにすればよい。
る。いずれにしても、配線ＷＩＮ，Ｗｓｓ，Ｗｄｄを拡
散層Ｎ+に接続するに当り、入力端子、Ｖｓｓ端子、Ｖ
ｄｄ端子間にトランジスタＴｒ１〜Ｔｒ３が形成される
ようにすればよい。
以上は、半導体基板ＳがＰ型で、拡散層がＮ+型である
場合について説明したが、それらと全て逆の導電型とし
てもよいのは当然である。
場合について説明したが、それらと全て逆の導電型とし
てもよいのは当然である。
以上述べたとおり、本発明の実施例によれば、入出力端
子−Ｖｓｓ端、入力端子−Ｖｄｄ端、さらにＶｓｓ端−
Ｖｄｄ端の保護用バイポーラトランジスタを極めて簡単
に形成でき、半導体装置の静電破壊に対する耐力が向上
するだけでなく、あらゆる静電破壊試験に有効な保護回
路を実現できる。また、Ｖｓｓ端−Ｖｄｄ端間に設けた
保護用のバイポーラトランジスタが大きなパターン面積
を占めることもなく、技術的改善度が大である。
子−Ｖｓｓ端、入力端子−Ｖｄｄ端、さらにＶｓｓ端−
Ｖｄｄ端の保護用バイポーラトランジスタを極めて簡単
に形成でき、半導体装置の静電破壊に対する耐力が向上
するだけでなく、あらゆる静電破壊試験に有効な保護回
路を実現できる。また、Ｖｓｓ端−Ｖｄｄ端間に設けた
保護用のバイポーラトランジスタが大きなパターン面積
を占めることもなく、技術的改善度が大である。
本発明によれば、ボンディングパッド（入出力端子）、
第１の電源電位端及び第２の電源電位端のうちのいずれ
かの２つのものの間に大きな電圧が加わっても、保護用
のバイポーラトランジスタによってその電圧が内部回路
に直接加わるのが阻止され、これにより内部回路が保護
され、しかも、上記バイポーラトランジスタをボンディ
ングパッドの周辺のいわゆるデツドスペースに設けるよ
うにしたので、内部回路の形成領域が狭められるおそれ
もない。
第１の電源電位端及び第２の電源電位端のうちのいずれ
かの２つのものの間に大きな電圧が加わっても、保護用
のバイポーラトランジスタによってその電圧が内部回路
に直接加わるのが阻止され、これにより内部回路が保護
され、しかも、上記バイポーラトランジスタをボンディ
ングパッドの周辺のいわゆるデツドスペースに設けるよ
うにしたので、内部回路の形成領域が狭められるおそれ
もない。
第１図は本発明の一実施例の概念回路図、第２図は第１
図の具体例を示す半導体装置の要部の平面図、第３図は
第２図のIII−III線断面図、第４図は第１図の具体例の
異種例を示す断面図、第５図は従来例の概念回路図であ
る。 Ｓ…半導体基板、Ｐａｄ…ボンディングパッド、Ｎ+…
拡散層、Ｔｒ１〜Ｔｒ３…バイポーラトランジスタ。
図の具体例を示す半導体装置の要部の平面図、第３図は
第２図のIII−III線断面図、第４図は第１図の具体例の
異種例を示す断面図、第５図は従来例の概念回路図であ
る。 Ｓ…半導体基板、Ｐａｄ…ボンディングパッド、Ｎ+…
拡散層、Ｔｒ１〜Ｔｒ３…バイポーラトランジスタ。
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 23/62
Claims (1)
- 【請求項１】第１導電型の半導体基板の表面に入出力端
子としての複数のボンディングパッドを設け、その基板
内に形成された半導体の回路をそのボンディングパッド
に電気的に接続した半導体装置において、 前記半導体基板の表面に第２導電型の複数の拡散層を間
隔をおいて形成することにより複数のバイポーラトラン
ジスタを形成し、それらのバイポーラトランジスタを、
前記ボンディングパッドと第１の電源電位端の間、その
第１の電源電位端と第２の電源電位との間及びその第２
の電源電位と前記ボンディングパッドとの間にそれぞれ
少なくとも１つ宛て接続したことを特徴とする半導体装
置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061895A JPH061802B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
| US07/482,052 US5001529A (en) | 1989-03-14 | 1990-02-20 | Semiconductor device having protection circuit |
| EP90302720A EP0388180A1 (en) | 1989-03-14 | 1990-03-14 | Semiconductor device having protection circuit |
| MYPI90000403A MY106702A (en) | 1989-03-14 | 1990-03-14 | Semiconductor device having protection circuit. |
| KR1019900003410A KR930010085B1 (ko) | 1989-03-14 | 1990-03-14 | 보호회로를 구비한 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1061895A JPH061802B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02240959A JPH02240959A (ja) | 1990-09-25 |
| JPH061802B2 true JPH061802B2 (ja) | 1994-01-05 |
Family
ID=13184337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1061895A Expired - Lifetime JPH061802B2 (ja) | 1989-03-14 | 1989-03-14 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5001529A (ja) |
| EP (1) | EP0388180A1 (ja) |
| JP (1) | JPH061802B2 (ja) |
| KR (1) | KR930010085B1 (ja) |
| MY (1) | MY106702A (ja) |
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| KR940009605B1 (ko) * | 1991-09-16 | 1994-10-15 | 삼성전자 주식회사 | 반도체 메모리의 정전방전 보호장치 |
| JP3318774B2 (ja) * | 1992-06-29 | 2002-08-26 | ソニー株式会社 | 半導体装置および固体撮像装置 |
| US5268588A (en) * | 1992-09-30 | 1993-12-07 | Texas Instruments Incorporated | Semiconductor structure for electrostatic discharge protection |
| JP2958202B2 (ja) * | 1992-12-01 | 1999-10-06 | シャープ株式会社 | 半導体装置 |
| JP3216743B2 (ja) * | 1993-04-22 | 2001-10-09 | 富士電機株式会社 | トランジスタ用保護ダイオード |
| US5561577A (en) * | 1994-02-02 | 1996-10-01 | Hewlett-Packard Company | ESD protection for IC's |
| US5528064A (en) * | 1994-08-17 | 1996-06-18 | Texas Instruments Inc. | Structure for protecting integrated circuits from electro-static discharge |
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| US5789785A (en) * | 1995-02-28 | 1998-08-04 | Sgs-Thomson Microelectronics S.R.L. | Device for the protection of an integrated circuit against electrostatic discharges |
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| JP2643904B2 (ja) * | 1995-04-20 | 1997-08-25 | 日本電気株式会社 | 静電保護素子 |
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-
1989
- 1989-03-14 JP JP1061895A patent/JPH061802B2/ja not_active Expired - Lifetime
-
1990
- 1990-02-20 US US07/482,052 patent/US5001529A/en not_active Expired - Lifetime
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- 1990-03-14 EP EP90302720A patent/EP0388180A1/en not_active Withdrawn
Patent Citations (1)
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|---|---|---|---|---|
| JPS59111356A (ja) * | 1982-12-17 | 1984-06-27 | Nec Corp | 半導体装置 |
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