JP2982250B2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JP2982250B2 JP2982250B2 JP2211222A JP21122290A JP2982250B2 JP 2982250 B2 JP2982250 B2 JP 2982250B2 JP 2211222 A JP2211222 A JP 2211222A JP 21122290 A JP21122290 A JP 21122290A JP 2982250 B2 JP2982250 B2 JP 2982250B2
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- JP
- Japan
- Prior art keywords
- transistor
- metal wiring
- mos
- drain
- output
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に係り、特にLDD構造を適用したM
OS型半導体集積回路装置の出力端子に加えられる静電気
などの外部サージから装置を保護するための出力トラン
ジスタのレイアウトに関する。
OS型半導体集積回路装置の出力端子に加えられる静電気
などの外部サージから装置を保護するための出力トラン
ジスタのレイアウトに関する。
従来のこの種のMOS型半導体集積回路装置のトランジ
スタには、シングルドレイン（SD）構造のMOS FETが使
用されていた。出力トランジスタのレイアウトは、第３
図に示す様に、出力端子へ接続される金属配線５と、GN
Dまたは電源配線２とがゲート電極４をはさんで交互に
拡散層６に接続されている。
スタには、シングルドレイン（SD）構造のMOS FETが使
用されていた。出力トランジスタのレイアウトは、第３
図に示す様に、出力端子へ接続される金属配線５と、GN
Dまたは電源配線２とがゲート電極４をはさんで交互に
拡散層６に接続されている。
尚出力端子へ接続される金属配線５の他に、内部にの
びる金属配線３があり、図中の正方形はコンタクトホー
ル１を示している。
びる金属配線３があり、図中の正方形はコンタクトホー
ル１を示している。
このような構造では、出力端子に高電圧が印加される
と、これに接続されるドレインと半導体基板を含めて、
npnの寄生バイポーラトランジスタ素子として働くため
に、静電気などの外部サージから装置を保護するための
必要十分な保護装置となっていた。そのため、ESD（ele
ctrostatic discharge）耐圧の設定は、ドレインとその
上層の金属配線５を接続するコンタクトホールとゲート
電極４の距離の最適化で行なわれていた。この距離は通
常のトランジスタでのゲート電極−コンタクトホール距
離に比べて多少大きくする程度ですむため、デバイス自
体へのスピードの影響もほとんど考慮する必要のない程
度であった。
と、これに接続されるドレインと半導体基板を含めて、
npnの寄生バイポーラトランジスタ素子として働くため
に、静電気などの外部サージから装置を保護するための
必要十分な保護装置となっていた。そのため、ESD（ele
ctrostatic discharge）耐圧の設定は、ドレインとその
上層の金属配線５を接続するコンタクトホールとゲート
電極４の距離の最適化で行なわれていた。この距離は通
常のトランジスタでのゲート電極−コンタクトホール距
離に比べて多少大きくする程度ですむため、デバイス自
体へのスピードの影響もほとんど考慮する必要のない程
度であった。
前述した従来のMOS型半導体集積回路装置では、トラ
ンジスタにSD構造のMOS FETにスケーリング則を適用す
ることで大容量から高性能の超LSIの製造を可能にして
きた。しかしながら、この法則も、メガビット級のMOS
メモリ製品の開発には限界があることが明らかになって
きた。これは電源電圧がスケーリング則に従って低電圧
化されないことに原因があり、このため素子内部の電界
強度が増加することからホットキャリアの発生を促し、
MOS Ｆ ET特性に種々の劣化現象を引き起こすためで
ある。
ンジスタにSD構造のMOS FETにスケーリング則を適用す
ることで大容量から高性能の超LSIの製造を可能にして
きた。しかしながら、この法則も、メガビット級のMOS
メモリ製品の開発には限界があることが明らかになって
きた。これは電源電圧がスケーリング則に従って低電圧
化されないことに原因があり、このため素子内部の電界
強度が増加することからホットキャリアの発生を促し、
MOS Ｆ ET特性に種々の劣化現象を引き起こすためで
ある。
この対策として、SD構造に対しLDD（Lightdoped drai
n−source）構造のMOS FETが適用されるようになって
きた、これは電界の高いドレインの近傍に濃度の低いｎ
型領域を設けた構造となっており、電界が緩和されるも
のである。
n−source）構造のMOS FETが適用されるようになって
きた、これは電界の高いドレインの近傍に濃度の低いｎ
型領域を設けた構造となっており、電界が緩和されるも
のである。
しかし、このLDD構造のMOS FETはその特別なドレイ
ン構造の為、従来のSD構造MOS FETと比較してESD耐圧
が低いということが明らかになっている。入力信号端子
はゲート電極に接続されるため、ドレイン構造の変化に
対しESD耐圧が影響を受けることはないが、出力端子の
場合は、出力トランジスタのドレインに接続されるた
め、ESD耐圧が劣化するという影響を受け、信頼性上問
題がある。これは出力端子に高電圧が印加されると、出
力トランジスタのドレインにその高電圧が伝わるが、そ
の際LDDトランジスタが持つその特別な構造の為、一部
に結晶欠陥等が存在し、その欠陥に電流が集中すること
からトランジスタが破壊されてしまうという欠点があ
る。この時、npn寄生バイポーラトランジスタは働いて
おり電荷を基板中へ放出しているものの、トランジスタ
の破壊を救うまでの保護とはなっていない。
ン構造の為、従来のSD構造MOS FETと比較してESD耐圧
が低いということが明らかになっている。入力信号端子
はゲート電極に接続されるため、ドレイン構造の変化に
対しESD耐圧が影響を受けることはないが、出力端子の
場合は、出力トランジスタのドレインに接続されるた
め、ESD耐圧が劣化するという影響を受け、信頼性上問
題がある。これは出力端子に高電圧が印加されると、出
力トランジスタのドレインにその高電圧が伝わるが、そ
の際LDDトランジスタが持つその特別な構造の為、一部
に結晶欠陥等が存在し、その欠陥に電流が集中すること
からトランジスタが破壊されてしまうという欠点があ
る。この時、npn寄生バイポーラトランジスタは働いて
おり電荷を基板中へ放出しているものの、トランジスタ
の破壊を救うまでの保護とはなっていない。
本発明の目的は、前記欠点を解決し、トランジスタが
破壊されることのないようにした半導体装置を提供する
ことにある。
破壊されることのないようにした半導体装置を提供する
ことにある。
本発明の半導体装置は、出力トランジスタを金属配線
で並列接続される複数のMOSトランジスタに分割すると
共に、前記複数のMOSトランジスタを並列接続する金属
配線のうちの出力端子に接続する金属配線と各々のMOS
トランジスタの一主極との接続点を、前記一主極を構成
する不純物拡散領域のチャネルに面した部分から外れた
部分に形成することにより、個々のMOSトランジスタ毎
に、前記出力端子に接続する金属配線とMOSトランジス
タの一主極との間に不純物拡散層からなる抵抗体を設け
たことを特徴とする。
で並列接続される複数のMOSトランジスタに分割すると
共に、前記複数のMOSトランジスタを並列接続する金属
配線のうちの出力端子に接続する金属配線と各々のMOS
トランジスタの一主極との接続点を、前記一主極を構成
する不純物拡散領域のチャネルに面した部分から外れた
部分に形成することにより、個々のMOSトランジスタ毎
に、前記出力端子に接続する金属配線とMOSトランジス
タの一主極との間に不純物拡散層からなる抵抗体を設け
たことを特徴とする。
次に本発明について、図面を参照して説明する。第１
図は、本発明の一実施例に係る半導体装置の出力トラン
ジスタの平面図である。第２図は、第１図に示す出力ト
ランジスタの等価回路図である。
図は、本発明の一実施例に係る半導体装置の出力トラン
ジスタの平面図である。第２図は、第１図に示す出力ト
ランジスタの等価回路図である。
第１図、第２図を参照すると、本実施例の出力トラン
ジスタは、第３図に示す従来の半導体装置における出力
トランジスタと異なり、n+拡散層からなるドレイン８と
出力用の金属配線５との間に、出力保護抵抗となるn+拡
散層抵抗７を備えている。すなわち、出力トランジスタ
は、第２図に示すように、等価的に６つのMOSトランジ
スタを並列接続した構造であり、各MOSトランジスタに
は、出力端子に接続している金属配線５とドレイン８と
の間に拡散層抵抗７が挿入されていることになる。その
場合、各MOSトランジスタ毎の拡散層抵抗７は、トラン
ジスタのチャネル部分をチャネルの幅方向に外れた左側
の部分と右側の部分にひとつずつ形成されており、左右
２つの拡散層抵抗７、７が並列に接続されていることに
なる。
ジスタは、第３図に示す従来の半導体装置における出力
トランジスタと異なり、n+拡散層からなるドレイン８と
出力用の金属配線５との間に、出力保護抵抗となるn+拡
散層抵抗７を備えている。すなわち、出力トランジスタ
は、第２図に示すように、等価的に６つのMOSトランジ
スタを並列接続した構造であり、各MOSトランジスタに
は、出力端子に接続している金属配線５とドレイン８と
の間に拡散層抵抗７が挿入されていることになる。その
場合、各MOSトランジスタ毎の拡散層抵抗７は、トラン
ジスタのチャネル部分をチャネルの幅方向に外れた左側
の部分と右側の部分にひとつずつ形成されており、左右
２つの拡散層抵抗７、７が並列に接続されていることに
なる。
まず出力端子と接続される金属配線５は、出力トラン
ジスタのドレイン８と最終的には接続されることとなる
が、本実施例ではESD耐圧劣化の防止のため、トランジ
スタチャネルに面したドレイン８をさけた部分で、n+拡
散層と接続する。このように接続することで、金属配線
５との接続場所からトランジスタチャネルに面したドレ
イン８までの間に、n+拡散層抵抗７を有することにな
る。この抵抗７が出力トランジスタに対する保護抵抗と
なり、外部からの高電圧印加による電流集中を緩和し、
その間にnpn寄生バイポーラトランジスタの働きによ
り、トランジスタの破壊を防ぐことになる。この抵抗７
の付加により問題となるのは、スピードの低下の原因と
なることである。出力トランジスタはその性格上トラン
ジスタサイズが大きいので、チップ上に実現するとき
は、一例を第１図、第２図に示すように、分割して配置
される。本実施例では、出力トランジスタ全体としての
サイズを300μｍとし、１つあたりのトランジスタサイ
ズを50μｍとして６つに分割した。この場合トランジス
タ動作時には、分割されたトランジスタ毎に付く保護抵
抗７が並列接続している状態となり、その抵抗値は1/6
となる。さらに第１図に示される様に、ドレインの両側
で配線５と接続される形状とする場合には1/12となり、
デバイス自体へのスピード低下の影響は非常に小さいも
のとなる。
ジスタのドレイン８と最終的には接続されることとなる
が、本実施例ではESD耐圧劣化の防止のため、トランジ
スタチャネルに面したドレイン８をさけた部分で、n+拡
散層と接続する。このように接続することで、金属配線
５との接続場所からトランジスタチャネルに面したドレ
イン８までの間に、n+拡散層抵抗７を有することにな
る。この抵抗７が出力トランジスタに対する保護抵抗と
なり、外部からの高電圧印加による電流集中を緩和し、
その間にnpn寄生バイポーラトランジスタの働きによ
り、トランジスタの破壊を防ぐことになる。この抵抗７
の付加により問題となるのは、スピードの低下の原因と
なることである。出力トランジスタはその性格上トラン
ジスタサイズが大きいので、チップ上に実現するとき
は、一例を第１図、第２図に示すように、分割して配置
される。本実施例では、出力トランジスタ全体としての
サイズを300μｍとし、１つあたりのトランジスタサイ
ズを50μｍとして６つに分割した。この場合トランジス
タ動作時には、分割されたトランジスタ毎に付く保護抵
抗７が並列接続している状態となり、その抵抗値は1/6
となる。さらに第１図に示される様に、ドレインの両側
で配線５と接続される形状とする場合には1/12となり、
デバイス自体へのスピード低下の影響は非常に小さいも
のとなる。
以上のように、本実施例は、出力端子に接続される金
属配線と出力トランジスタの一端を占めるドレイン間と
の接続において、前記金属配線が前記出力トランジスタ
のドレイン上で、かつトランジスタチャネルと面してい
ない部分で接続されていることを特徴とするから、出力
トランジスタを外部サージから保護することができる。
属配線と出力トランジスタの一端を占めるドレイン間と
の接続において、前記金属配線が前記出力トランジスタ
のドレイン上で、かつトランジスタチャネルと面してい
ない部分で接続されていることを特徴とするから、出力
トランジスタを外部サージから保護することができる。
以上説明したように、本発明は、出力トランジスタを
並列接続となる複数のMOSトランジスタで構成すると同
時に、各MOSトランジスタのドレイン拡散層と出力用の
金属配線とをチャネル部分以外の部分で接続している。
これにより、上記各MOSトランジスタのドレイン毎に保
護抵抗が備えられることになるので、LDD構造のような
ドレインの耐圧が比較的低い出力トランジスタを用いた
半導体装置においても、静電気などの外来の高電圧から
装置を確実に保護できる。しかも、出力トランジスタを
構成する各MOSトランジスタ毎の保護抵抗は互いに並列
接続されることになるので、実動作時の動作スピードへ
の影響は小さくてすむ。
並列接続となる複数のMOSトランジスタで構成すると同
時に、各MOSトランジスタのドレイン拡散層と出力用の
金属配線とをチャネル部分以外の部分で接続している。
これにより、上記各MOSトランジスタのドレイン毎に保
護抵抗が備えられることになるので、LDD構造のような
ドレインの耐圧が比較的低い出力トランジスタを用いた
半導体装置においても、静電気などの外来の高電圧から
装置を確実に保護できる。しかも、出力トランジスタを
構成する各MOSトランジスタ毎の保護抵抗は互いに並列
接続されることになるので、実動作時の動作スピードへ
の影響は小さくてすむ。
第１図は本発明の一実施例の半導体装置の平面図、第２
図は第１図の出力トランジスタの等価回路図、第３図は
従来の出力トランジスタの形状を示した平面図である。 １……コンタクトホール、２……GNDまたは電源配線、
３……金属配線、４……ゲート電極、５……金属配線、
６……ｎ拡散層（ソース）、７……n+拡散高抵抗（出力
保護抵抗）、８……n+拡散層からなるドレイン。
図は第１図の出力トランジスタの等価回路図、第３図は
従来の出力トランジスタの形状を示した平面図である。 １……コンタクトホール、２……GNDまたは電源配線、
３……金属配線、４……ゲート電極、５……金属配線、
６……ｎ拡散層（ソース）、７……n+拡散高抵抗（出力
保護抵抗）、８……n+拡散層からなるドレイン。
Claims (2)
- 【請求項１】出力トランジスタを金属配線で並列接続さ
れる複数のMOSトランジスタに分割すると共に、前記複
数のMOSトランジスタを並列接続する金属配線のうちの
出力端子に接続する金属配線と各々のMOSトランジスタ
の一主極との接続点を、前記一主極を構成する不純物拡
散領域のチャネルに面した部分から外れた部分に形成す
ることにより、個々のMOSトランジスタ毎に、前記出力
端子に接続する金属配線とMOSトランジスタの一主極と
の間に不純物拡散層からなる抵抗体を設けたことを特徴
とする半導体装置。 - 【請求項２】前記出力端子に接続する金属配線を分岐さ
せ、各々の分岐配線と各々のMOSトランジスタの一主極
を構成する不純物拡散領域との間に不純物拡散層からな
る抵抗体を設けることにより、個々のMOSトランジスタ
毎に、各々の分岐配線と一主極を構成する不純物領域と
の間に設けられた抵抗体どうしが等価的に並列接続にな
る構造としたことを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211222A JP2982250B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2211222A JP2982250B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0494167A JPH0494167A (ja) | 1992-03-26 |
| JP2982250B2 true JP2982250B2 (ja) | 1999-11-22 |
Family
ID=16602312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2211222A Expired - Lifetime JP2982250B2 (ja) | 1990-08-09 | 1990-08-09 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2982250B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2943738B2 (ja) * | 1996-11-29 | 1999-08-30 | 日本電気株式会社 | 半導体装置における静電保護回路 |
| JP5114927B2 (ja) * | 2006-11-15 | 2013-01-09 | 株式会社デンソー | 横型ｍｏｓトランジスタ |
| CN102790050B (zh) * | 2011-12-12 | 2016-01-20 | 钜泉光电科技(上海)股份有限公司 | 具备静电防护功能的芯片 |
| JP6099985B2 (ja) * | 2013-01-18 | 2017-03-22 | エスアイアイ・セミコンダクタ株式会社 | 半導体装置 |
-
1990
- 1990-08-09 JP JP2211222A patent/JP2982250B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0494167A (ja) | 1992-03-26 |
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