JPH0530073B2 - - Google Patents
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- JPH0530073B2 JPH0530073B2 JP58236132A JP23613283A JPH0530073B2 JP H0530073 B2 JPH0530073 B2 JP H0530073B2 JP 58236132 A JP58236132 A JP 58236132A JP 23613283 A JP23613283 A JP 23613283A JP H0530073 B2 JPH0530073 B2 JP H0530073B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】
〔技術分野〕
本発明は、予期せぬ過大なエネルギによつて、
集積回路素子が破壊されるのを防止するための破
壊防止技術に関し、特に、半導体集積回路装置
（以下、ICという）の静電破壊防止に適用して有
効な技術に関するものである。
集積回路素子が破壊されるのを防止するための破
壊防止技術に関し、特に、半導体集積回路装置
（以下、ICという）の静電破壊防止に適用して有
効な技術に関するものである。
絶縁ゲート型電界効果トランジスタ〔以下、
MISFET（Metal Insulator Semiconductor
Field Effect Transistor）という〕を集積回路
の主な構成素子として用いるICにおいては、人
間が取り扱うこと等によつて生ずる予期せぬ過大
なエネルギ（電圧）による前記集積回路の入力段
回路であるMISFETを構成するゲート絶縁膜の
破壊（以下、静電破壊という）を防止するため
に、予期せぬ過大なエネルギが印加される外部端
子（ボンデイングパツド）と前記入力段回路との
間に静電破壊防止回路を備えている。この静電破
壊防止回路としては、外部端子に印加される静電
破壊を生じるような予期せぬ過大電圧をなまらせ
るための拡散層抵抗と、前記予期せぬ過大エネル
ギを半導体基板内に放出するためのクランプ用
MISFETとからなるものが一般的である。前記
クランプ用MISFETは、そのソース領域とゲー
ト電極とを電気的に接続して接地電位とし、その
ドレイン領域とチヤンネル領域の半導体基板との
pn接合部に生ずるサーフエイスブレークダウン
またはツエナブレークダウンによつて、予期せぬ
過大電圧をクランプするものであり、前記集積回
路を構成するMISFETと製造プロセスにおいて
同一工程によつて形成されるために、その需要性
が極めて高い。また、前記拡散層抵抗も、半導体
基板との寄生的なダイオードが付加される，前記
集積回路を構成するMISFETのソース領域およ
びドレイン領域と製造プロセスにおいて同一工程
によつて形成される等のために、その需要性が極
めて高い。
MISFET（Metal Insulator Semiconductor
Field Effect Transistor）という〕を集積回路
の主な構成素子として用いるICにおいては、人
間が取り扱うこと等によつて生ずる予期せぬ過大
なエネルギ（電圧）による前記集積回路の入力段
回路であるMISFETを構成するゲート絶縁膜の
破壊（以下、静電破壊という）を防止するため
に、予期せぬ過大なエネルギが印加される外部端
子（ボンデイングパツド）と前記入力段回路との
間に静電破壊防止回路を備えている。この静電破
壊防止回路としては、外部端子に印加される静電
破壊を生じるような予期せぬ過大電圧をなまらせ
るための拡散層抵抗と、前記予期せぬ過大エネル
ギを半導体基板内に放出するためのクランプ用
MISFETとからなるものが一般的である。前記
クランプ用MISFETは、そのソース領域とゲー
ト電極とを電気的に接続して接地電位とし、その
ドレイン領域とチヤンネル領域の半導体基板との
pn接合部に生ずるサーフエイスブレークダウン
またはツエナブレークダウンによつて、予期せぬ
過大電圧をクランプするものであり、前記集積回
路を構成するMISFETと製造プロセスにおいて
同一工程によつて形成されるために、その需要性
が極めて高い。また、前記拡散層抵抗も、半導体
基板との寄生的なダイオードが付加される，前記
集積回路を構成するMISFETのソース領域およ
びドレイン領域と製造プロセスにおいて同一工程
によつて形成される等のために、その需要性が極
めて高い。
このような破壊防止回路において、クランプ用
MISFETに比べてその前段に設けられる拡散層
抵抗が非常に破壊されやすい（特開昭54−101283
号公報）。これは、静電破壊を生じるような予期
せぬ過大エネルギの吸収を主にクランプ用
MISFETに依存しているために、その前段（外
部端子側）にある拡散層抵抗に大電流がまず流れ
ることによつてその破壊が生じるであろう、と本
発明者は考察している。
MISFETに比べてその前段に設けられる拡散層
抵抗が非常に破壊されやすい（特開昭54−101283
号公報）。これは、静電破壊を生じるような予期
せぬ過大エネルギの吸収を主にクランプ用
MISFETに依存しているために、その前段（外
部端子側）にある拡散層抵抗に大電流がまず流れ
ることによつてその破壊が生じるであろう、と本
発明者は考察している。
本発明者は、電源電圧や接地電位に接続される
拡散層に近接している拡散層抵抗を有する破壊防
止回路と接続される入力段回路が、その他の破壊
防止回路と接続される入力段回路に比べて、２〜
５倍程度の破壊耐圧を有する事実を発見し、さら
に、拡散層抵抗と近接する前記拡散層とが略平行
に対向する辺の長さ（以下、対向長という）に破
壊耐圧が依存する事実を発見した。
拡散層に近接している拡散層抵抗を有する破壊防
止回路と接続される入力段回路が、その他の破壊
防止回路と接続される入力段回路に比べて、２〜
５倍程度の破壊耐圧を有する事実を発見し、さら
に、拡散層抵抗と近接する前記拡散層とが略平行
に対向する辺の長さ（以下、対向長という）に破
壊耐圧が依存する事実を発見した。
本発明の目的は、外部端子と入力段回路との間
に、抵抗及びクランプ用MISFETを有する静電
気破壊防止回路を備えたICにおいて、前記静電
気破壊防止回路の予期せぬ過大電圧に対する破壊
強度を向上し、ICの静電気破壊耐圧を向上する
とともに、前記静電気破壊防止回路の占有面積を
減少し、ICの集積度を向上することが可能な技
術を提供することにある。
に、抵抗及びクランプ用MISFETを有する静電
気破壊防止回路を備えたICにおいて、前記静電
気破壊防止回路の予期せぬ過大電圧に対する破壊
強度を向上し、ICの静電気破壊耐圧を向上する
とともに、前記静電気破壊防止回路の占有面積を
減少し、ICの集積度を向上することが可能な技
術を提供することにある。
本発明の前記ならびにそのほかの目的と新規な
特徴は、本明細書の記述ならびに添付図面から明
らかにされるであろう。
特徴は、本明細書の記述ならびに添付図面から明
らかにされるであろう。
本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記のとおりであ
る。
のの概要を簡単に説明すれば、下記のとおりであ
る。
すなわち、外部端子と集積回路の入力段回路と
の間に、抵抗とクランプ用MISFETとを具備し
てなる破壊防止回路を備えたICにおいて、半導
体基板内に前記抵抗を構成する第１の半導体領域
と所定の距離を有して離隔する前記半導体領域と
同一導電型の第２の半導体領域を設けることによ
り、半導体基板および前記第１，第２の半導体領
域で形成される寄生のラテラルトランジスタをを
設け、さらに、前記第１および第２の半導体領域
の対向長を、クランプ用MISFETのチヤンネル
幅と同一程度もしくはそれ以上にするとによつ
て、静電破壊を生じるような予期せぬ過大電圧を
敏速にかつ確実に減圧することにある。
の間に、抵抗とクランプ用MISFETとを具備し
てなる破壊防止回路を備えたICにおいて、半導
体基板内に前記抵抗を構成する第１の半導体領域
と所定の距離を有して離隔する前記半導体領域と
同一導電型の第２の半導体領域を設けることによ
り、半導体基板および前記第１，第２の半導体領
域で形成される寄生のラテラルトランジスタをを
設け、さらに、前記第１および第２の半導体領域
の対向長を、クランプ用MISFETのチヤンネル
幅と同一程度もしくはそれ以上にするとによつ
て、静電破壊を生じるような予期せぬ過大電圧を
敏速にかつ確実に減圧することにある。
以下、実施例とともに、本発明を詳細に説明す
る。なお、〔実施例〕，〔実施例〕および〔実
施例〕は、シリコン単結晶からなる半導体基板
によつて構成されるIC、特に、ダイナミツク型
ランダムアクセスメモリ〔以下、DRAM（Ｄ
ynamic Ｒandom Ａccess Ｍemory）とい
う〕を用い、〔実施例〕は、ガリウムヒ素
（GaAs）からなる半絶縁性基板によつて構成さ
れるICを用いて説明する。
る。なお、〔実施例〕，〔実施例〕および〔実
施例〕は、シリコン単結晶からなる半導体基板
によつて構成されるIC、特に、ダイナミツク型
ランダムアクセスメモリ〔以下、DRAM（Ｄ
ynamic Ｒandom Ａccess Ｍemory）とい
う〕を用い、〔実施例〕は、ガリウムヒ素
（GaAs）からなる半絶縁性基板によつて構成さ
れるICを用いて説明する。
なお、全図において、同一の機能を有するもの
は同一符号を付け、そのくり返しの説明は省略す
る。
は同一符号を付け、そのくり返しの説明は省略す
る。
〔実施例 〕
第１図は、本発明の〔実施例〕ならびに後述
する〔実施例〕，〔実施例〕を説明するための
DRAMの概略図である。
する〔実施例〕，〔実施例〕を説明するための
DRAMの概略図である。
第１図において、１はシリコン単結晶からな
り、低い不純物濃度を有するP-型の半導体基板
であり、DRAMを構成するためのものである。
２は半導体基板１の中央部であつて、MISFET
を主な構成素子とするメモリセルが行列状に複数
配置して設けられたメモリアレイであり、
DRAMの記憶機能を構成するためのものである。
３，４は半導体基板１の上部および下部に設けら
れた周辺回路である。５は半導体基板１の周辺部
に設けられた外部端子（ボンデイングパツド）で
あり、DRAMの内部回路を動作させる動作信号
がその外部から印加され、かつ、DRAMの内部
回路からの出力信号をその外部に出力するための
である。この外部端子５には、該外部端子５と電
気的に接続される入力段回路に静電破壊を生じる
ような予期せぬ過大エネルギ（電圧）が印加され
てしまうことができる。６は半導体基板１のもつ
とも周辺部であつて、高い不純物濃度を有し、基
板電位，接地電位または電源電位に印加される。
n+型半導体領域からなるガードリングであり、
主として半導体基板１内部に発生する不要な少数
キヤリアを捕獲するためのものである。
り、低い不純物濃度を有するP-型の半導体基板
であり、DRAMを構成するためのものである。
２は半導体基板１の中央部であつて、MISFET
を主な構成素子とするメモリセルが行列状に複数
配置して設けられたメモリアレイであり、
DRAMの記憶機能を構成するためのものである。
３，４は半導体基板１の上部および下部に設けら
れた周辺回路である。５は半導体基板１の周辺部
に設けられた外部端子（ボンデイングパツド）で
あり、DRAMの内部回路を動作させる動作信号
がその外部から印加され、かつ、DRAMの内部
回路からの出力信号をその外部に出力するための
である。この外部端子５には、該外部端子５と電
気的に接続される入力段回路に静電破壊を生じる
ような予期せぬ過大エネルギ（電圧）が印加され
てしまうことができる。６は半導体基板１のもつ
とも周辺部であつて、高い不純物濃度を有し、基
板電位，接地電位または電源電位に印加される。
n+型半導体領域からなるガードリングであり、
主として半導体基板１内部に発生する不要な少数
キヤリアを捕獲するためのものである。
第２図は、本発明の〔実施例〕ならびに後述
する〔実施例〕，〔実施例〕を説明するための
DRAMに備えられた破壊防止回路を示す図であ
る。
する〔実施例〕，〔実施例〕を説明するための
DRAMに備えられた破壊防止回路を示す図であ
る。
第２図において、BPは前述した外部端子５で
ある。Q1はDRAMの入力段回路を構成するため
に設けられたｎチヤンネルMISFETである。S1
はMISFETQ1のソース領域，D1はMISFETQ1の
ドレイン領域，G1はMISFETQ1のゲート電極で
ある。７は外部端子５BPとMISFETQ1のゲート
電極G1との間に設けられた本発明による静電破
壊防止回路である。これは破壊を生じるような予
期せぬ過大エネルギ例えば静電気による過大な電
圧が外部端子５BPに印加された場合において、
MISFETQ1のゲート電極G1における静電破壊を
防防止するためのものである。R1は予期せぬ過
大電圧をなまらせるためにｎ型半導体領域たとえ
ば拡散層からなる抵抗、D〓は主として前記ｎ型
の拡散層による抵抗R1および後述する
MISFETQ2のｎ型半導体領域からなるドレイン
領域D2と半導体基板１とのpn接合によつて寄生
的に設けられるダイオード、Q2は予期せぬ過大
電圧をクランプするクランプ用のｎチヤンネル
MISFET、S2はゲート電極G2とともに接地電位
GNDに接続されるMISFETQ2のソース領域、D2
はMISFETQ2のドレイン領域である。Trはトラ
ンジスタであり、そのコレクタ領域Ｃが抵抗R1
の前段部と接続され、そのエミツタ領域Ｅが基板
電位，接地電位または電源電位の端子V1と接続
され、かつ、そのベース領域Ｂが半導体基板１と
接続されている。トランジスタTrは、所定の電
位がコレクタ領域Ｃに印加されるとベース領域Ｂ
の電位が上昇し、トランジスタTrをONするよう
になつている。このトランジスタTrは、
MISFETQ2とともに、予期せぬ過大電圧を減圧
するためのものである。前記ベース領域Ｂは、半
導体基板１による寄生的な抵抗R2とダイオード
D〓とを介して、外部端子５BPとゲート電極G1と
の間の所定部に接続されている。Ｃは半導体基板
１に寄生的に生ずるコンデンサであり、その一端
が半導体基板１に接続され、その他端が所定の電
位を有する端子V2に接続されている。コンデン
サＣは、パルス信号によつて半導体基板１に印加
される電位の変動を緩和するためのものである。
D〓は前記エミツタ領域Ｅをｎ型半導体領域で設
けることによつて、それと半導体基板１とのpn
接合により寄生的に生ずるダイオードである。
V3はV1と同一電位を有する端子である。
ある。Q1はDRAMの入力段回路を構成するため
に設けられたｎチヤンネルMISFETである。S1
はMISFETQ1のソース領域，D1はMISFETQ1の
ドレイン領域，G1はMISFETQ1のゲート電極で
ある。７は外部端子５BPとMISFETQ1のゲート
電極G1との間に設けられた本発明による静電破
壊防止回路である。これは破壊を生じるような予
期せぬ過大エネルギ例えば静電気による過大な電
圧が外部端子５BPに印加された場合において、
MISFETQ1のゲート電極G1における静電破壊を
防防止するためのものである。R1は予期せぬ過
大電圧をなまらせるためにｎ型半導体領域たとえ
ば拡散層からなる抵抗、D〓は主として前記ｎ型
の拡散層による抵抗R1および後述する
MISFETQ2のｎ型半導体領域からなるドレイン
領域D2と半導体基板１とのpn接合によつて寄生
的に設けられるダイオード、Q2は予期せぬ過大
電圧をクランプするクランプ用のｎチヤンネル
MISFET、S2はゲート電極G2とともに接地電位
GNDに接続されるMISFETQ2のソース領域、D2
はMISFETQ2のドレイン領域である。Trはトラ
ンジスタであり、そのコレクタ領域Ｃが抵抗R1
の前段部と接続され、そのエミツタ領域Ｅが基板
電位，接地電位または電源電位の端子V1と接続
され、かつ、そのベース領域Ｂが半導体基板１と
接続されている。トランジスタTrは、所定の電
位がコレクタ領域Ｃに印加されるとベース領域Ｂ
の電位が上昇し、トランジスタTrをONするよう
になつている。このトランジスタTrは、
MISFETQ2とともに、予期せぬ過大電圧を減圧
するためのものである。前記ベース領域Ｂは、半
導体基板１による寄生的な抵抗R2とダイオード
D〓とを介して、外部端子５BPとゲート電極G1と
の間の所定部に接続されている。Ｃは半導体基板
１に寄生的に生ずるコンデンサであり、その一端
が半導体基板１に接続され、その他端が所定の電
位を有する端子V2に接続されている。コンデン
サＣは、パルス信号によつて半導体基板１に印加
される電位の変動を緩和するためのものである。
D〓は前記エミツタ領域Ｅをｎ型半導体領域で設
けることによつて、それと半導体基板１とのpn
接合により寄生的に生ずるダイオードである。
V3はV1と同一電位を有する端子である。
次に、第２図に示す静電破壊防止回路の具体的
な構造について説明する。
な構造について説明する。
第３図は、本発明の〔実施例〕の具体的な構
造を説明するための静電破壊防止回路の要部を示
す平面図であり、第４図は、第３図の−線に
おける断面図である。なお、第２図ならびにそれ
以後の平面図において、その図面を見易くするた
めに、各配線層間に設けられるべき絶縁膜は図示
しない。
造を説明するための静電破壊防止回路の要部を示
す平面図であり、第４図は、第３図の−線に
おける断面図である。なお、第２図ならびにそれ
以後の平面図において、その図面を見易くするた
めに、各配線層間に設けられるべき絶縁膜は図示
しない。
第３図および第４図において、８は半導体素子
間の半導体基板１主面部に設けられたフイールド
絶縁膜であり、半導体素子間を電気的に分離する
ためのものである。９は半導体素子を形成すべき
半導体基板１主面部に設けられた絶縁膜であり、
主としてMISFETのゲート絶縁膜を構成するた
めのものである。１０は外部端子５と入力段回路
を構成するMISFETQ1のゲート電極G1との間の
半導体基板１主面部に設けられた本発明の〔実施
例〕による拡散層抵抗（R1）であり、n+型の
半導体領域からなつている。この拡散層抵抗１０
は、その一端部が接続孔１１を介して外部端子５
と電気的に接続され、他端部が接続孔１２をして
MISFETQ1のゲート電極（G1）１３および拡散
層抵抗１０と連続して一体化されたMISFETQ2
のドレイン領域D2と電気的に接続されている。
拡散層抵抗１０の一部は、外部端子５側におい
て、半導体基板１を挾んでガードリング６と略平
行のＬなる対向長を有する入力段領域１０Ａを構
成している。これによつて、拡散層抵抗１０の前
段には、実質的に入力段領域１０Ａをコレクタ領
域Ｃ，半導体基板１をベース領域Ｂおよびガード
リング６をエミツタ領域Ｅとして寄生的に生ずる
npn型のラテラルトランジスタTrが構成されるよ
うになつている。本発明は、このように、所定の
電圧によつて動作するようなトランジスタTrを、
拡散層抵抗１０の前段に積極的に構成してやるも
のである。特に、DRAMに設けられるガードリ
ング６を用いてトランジスタTrを構成すること
は、ICの製造プロセスを変更する必要がないた
めに、コスト面等において極めて有利である。ま
た、トランジスタTrのエミツタ領域Ｅが概存の
ガードリング６で構成できるので、トランジスタ
Trのエミツタ領域Ｅに相当する分、静電気破壊
防止回路の占有面積を減少し、DRAMの集積度
を向上できる。１０Ｂは拡散層抵抗１０の広い領
域から挾い領域にかけて設けられたテーパ部であ
り、予期せぬ過大電圧の拡散層抵抗１０内におけ
る電界集中を緩和し、拡散層抵抗１０の破壊を防
止するためのものである。１４はゲート電極G2
を挾んでそれぞれ離隔して一対に半導体基板１主
面部に設けられた高い不純物濃度を有するn+型
の半導体領域であり、ソース領域S2およびドレイ
ン領域D2となり、MISFETQ2を構成するための
ものである。前述したように、ドレイン領域D2
となる半導体領域１４は、拡散層抵抗１０と電気
的に接続されている。１５は半導体領域１４間の
半導体トランジスタ１主面上に設けられたゲート
電極G2であり、MISFETQ2を構成するためのも
のである。このゲート電極（G2）１５は、接続
孔１５Ａを介し、その一端部がソース領域S2とな
る半導体領域１４と電気的に接続されている。１
６は配線であり、その一端部が接続孔１７を介し
てゲート電極（G2）１５と電気的に接続され、
その他端部が接地電位に接続されている。１８は
ゲート電極（G1）の両側部の半導体基板１主面
部に設けられた高い不純物濃度を有するn+型の
半導体領域であり、ソース領域S1およびドレイン
領域D1となり、MISFETQ1を構成するためのも
のである。１９は配線であり、その一端部が接続
孔２０を介してドレイン領域D1となる半導体領
域１８と電気的に接続されている。２１は配線で
あり、その一端部が接続孔２２を介してソース領
域S1となる半導体領域１８と電気的に接続されて
いる。２３はゲート電極１３，１５と外部端子５
および配線１６，１９，２１との間に設けられた
絶縁膜であり、それらを電気的に分離するための
ものである。
間の半導体基板１主面部に設けられたフイールド
絶縁膜であり、半導体素子間を電気的に分離する
ためのものである。９は半導体素子を形成すべき
半導体基板１主面部に設けられた絶縁膜であり、
主としてMISFETのゲート絶縁膜を構成するた
めのものである。１０は外部端子５と入力段回路
を構成するMISFETQ1のゲート電極G1との間の
半導体基板１主面部に設けられた本発明の〔実施
例〕による拡散層抵抗（R1）であり、n+型の
半導体領域からなつている。この拡散層抵抗１０
は、その一端部が接続孔１１を介して外部端子５
と電気的に接続され、他端部が接続孔１２をして
MISFETQ1のゲート電極（G1）１３および拡散
層抵抗１０と連続して一体化されたMISFETQ2
のドレイン領域D2と電気的に接続されている。
拡散層抵抗１０の一部は、外部端子５側におい
て、半導体基板１を挾んでガードリング６と略平
行のＬなる対向長を有する入力段領域１０Ａを構
成している。これによつて、拡散層抵抗１０の前
段には、実質的に入力段領域１０Ａをコレクタ領
域Ｃ，半導体基板１をベース領域Ｂおよびガード
リング６をエミツタ領域Ｅとして寄生的に生ずる
npn型のラテラルトランジスタTrが構成されるよ
うになつている。本発明は、このように、所定の
電圧によつて動作するようなトランジスタTrを、
拡散層抵抗１０の前段に積極的に構成してやるも
のである。特に、DRAMに設けられるガードリ
ング６を用いてトランジスタTrを構成すること
は、ICの製造プロセスを変更する必要がないた
めに、コスト面等において極めて有利である。ま
た、トランジスタTrのエミツタ領域Ｅが概存の
ガードリング６で構成できるので、トランジスタ
Trのエミツタ領域Ｅに相当する分、静電気破壊
防止回路の占有面積を減少し、DRAMの集積度
を向上できる。１０Ｂは拡散層抵抗１０の広い領
域から挾い領域にかけて設けられたテーパ部であ
り、予期せぬ過大電圧の拡散層抵抗１０内におけ
る電界集中を緩和し、拡散層抵抗１０の破壊を防
止するためのものである。１４はゲート電極G2
を挾んでそれぞれ離隔して一対に半導体基板１主
面部に設けられた高い不純物濃度を有するn+型
の半導体領域であり、ソース領域S2およびドレイ
ン領域D2となり、MISFETQ2を構成するための
ものである。前述したように、ドレイン領域D2
となる半導体領域１４は、拡散層抵抗１０と電気
的に接続されている。１５は半導体領域１４間の
半導体トランジスタ１主面上に設けられたゲート
電極G2であり、MISFETQ2を構成するためのも
のである。このゲート電極（G2）１５は、接続
孔１５Ａを介し、その一端部がソース領域S2とな
る半導体領域１４と電気的に接続されている。１
６は配線であり、その一端部が接続孔１７を介し
てゲート電極（G2）１５と電気的に接続され、
その他端部が接地電位に接続されている。１８は
ゲート電極（G1）の両側部の半導体基板１主面
部に設けられた高い不純物濃度を有するn+型の
半導体領域であり、ソース領域S1およびドレイン
領域D1となり、MISFETQ1を構成するためのも
のである。１９は配線であり、その一端部が接続
孔２０を介してドレイン領域D1となる半導体領
域１８と電気的に接続されている。２１は配線で
あり、その一端部が接続孔２２を介してソース領
域S1となる半導体領域１８と電気的に接続されて
いる。２３はゲート電極１３，１５と外部端子５
および配線１６，１９，２１との間に設けられた
絶縁膜であり、それらを電気的に分離するための
ものである。
次に、本発明の〔実施例〕の具体的な動作に
ついて、第２図，第３図および第４図を用い、寄
生的に生じるトランジスタTrをモデルとして説
明をする。
ついて、第２図，第３図および第４図を用い、寄
生的に生じるトランジスタTrをモデルとして説
明をする。
まず、何らかの原因例えば人間が取り扱うこと
等によつて、ICの外部端子（BP）５に破壊を生
じるような予期せぬ過大エネルギ例えば静電気に
よる過大電圧が印加される。この予期せぬ過大電
圧が、接続孔１１を介して拡散層抵抗１０に入力
される。拡散層抵抗１０ならびにクランプ用
MIFETQ2のドレイン領域D2となる半導体領域１
４に入力された予期せぬ過大電圧は、その最大ピ
ーク値に達する前の所定の電位に達すると、拡散
層抵抗１０および半導体領域１４と半導体基板１
とのpn接合部からダイオードD〓を介して予期せ
ぬ過大電圧の一部を半導体基板１内に流入する。
この流入によつて、トランジスタTrのベース領
域Ｂの電位が上昇し、トランジスタTrがONす
る。これによつて予期せぬ過大電圧の最大ピーク
値前からその最大ピーク値に達し、さらに、その
最大ピーク値後の静電破壊を生じるような予期せ
ぬ過大電圧の大半を、拡散層抵抗１０の入力段領
域１０Ａ部において、ガードリング６に流すこと
ができる。これによつて、静電破壊を生じるよう
なな予期せぬ過大電圧を、入力段領域１０Ａ、す
なわちトランジスタTrとクランプ用MISFETQ2
とによつて減圧することができる。また、トラン
ジスタTr以外の拡散層抵抗１０は、トランジス
タTrをONするのに寄与している。
等によつて、ICの外部端子（BP）５に破壊を生
じるような予期せぬ過大エネルギ例えば静電気に
よる過大電圧が印加される。この予期せぬ過大電
圧が、接続孔１１を介して拡散層抵抗１０に入力
される。拡散層抵抗１０ならびにクランプ用
MIFETQ2のドレイン領域D2となる半導体領域１
４に入力された予期せぬ過大電圧は、その最大ピ
ーク値に達する前の所定の電位に達すると、拡散
層抵抗１０および半導体領域１４と半導体基板１
とのpn接合部からダイオードD〓を介して予期せ
ぬ過大電圧の一部を半導体基板１内に流入する。
この流入によつて、トランジスタTrのベース領
域Ｂの電位が上昇し、トランジスタTrがONす
る。これによつて予期せぬ過大電圧の最大ピーク
値前からその最大ピーク値に達し、さらに、その
最大ピーク値後の静電破壊を生じるような予期せ
ぬ過大電圧の大半を、拡散層抵抗１０の入力段領
域１０Ａ部において、ガードリング６に流すこと
ができる。これによつて、静電破壊を生じるよう
なな予期せぬ過大電圧を、入力段領域１０Ａ、す
なわちトランジスタTrとクランプ用MISFETQ2
とによつて減圧することができる。また、トラン
ジスタTr以外の拡散層抵抗１０は、トランジス
タTrをONするのに寄与している。
前述の動作説明は、寄生的に生ずるトランジス
タTrをモデルとして述べたが、次に、第２図，
第３図および第４図を用い、入力段領域１０Ａと
ガードリング６との間に生ずるパンチスルー現象
をモデルとして説明する。
タTrをモデルとして述べたが、次に、第２図，
第３図および第４図を用い、入力段領域１０Ａと
ガードリング６との間に生ずるパンチスルー現象
をモデルとして説明する。
まず、外部端子（BP）５に破壊を生じるよう
な予期せぬ過大電圧が印加される。この予期せぬ
過大電圧が、接続孔１１を介して拡散層抵抗１０
に入力される。拡散層抵抗１０ならびにクランプ
用MISFETQ2のドレイン領域D2となる半導体領
域１４に入力された予期せぬ過大電圧は、その最
大ピーク値に達する前、つまり、所定の電位に達
すると、拡散層抵抗１０の入力段領域１０Ａと半
導体基板１とのpn接合部から半導体基板１内に
形成される空乏層がガードリング６に達すること
により、予期せぬ過大電圧の大半がガードリング
６に流れ込む。本発明者は、入力段領域１０Ａと
ガードリング６との距離が、10〔μｍ〕程度にな
ると、100〔Ｖ〕程度の電圧によつて、前記空乏層
が結合することが確認している。このような空乏
層の結合による入力段領域１０Ａとガードリング
６との電気的な接続、すなわち、パンチスルー現
象により、入力段領域１０Ａとクランプ用
MISFETQ2において、静電破壊を生じるうな予
期せぬ過大電圧を減圧することができる。
な予期せぬ過大電圧が印加される。この予期せぬ
過大電圧が、接続孔１１を介して拡散層抵抗１０
に入力される。拡散層抵抗１０ならびにクランプ
用MISFETQ2のドレイン領域D2となる半導体領
域１４に入力された予期せぬ過大電圧は、その最
大ピーク値に達する前、つまり、所定の電位に達
すると、拡散層抵抗１０の入力段領域１０Ａと半
導体基板１とのpn接合部から半導体基板１内に
形成される空乏層がガードリング６に達すること
により、予期せぬ過大電圧の大半がガードリング
６に流れ込む。本発明者は、入力段領域１０Ａと
ガードリング６との距離が、10〔μｍ〕程度にな
ると、100〔Ｖ〕程度の電圧によつて、前記空乏層
が結合することが確認している。このような空乏
層の結合による入力段領域１０Ａとガードリング
６との電気的な接続、すなわち、パンチスルー現
象により、入力段領域１０Ａとクランプ用
MISFETQ2において、静電破壊を生じるうな予
期せぬ過大電圧を減圧することができる。
本発明の効果についてさらに説明する。
第５図は、本発明の〔実施例〕の具体的な効
果を説明するための図である。
果を説明するための図である。
第５図において、縦軸は、入力段回路における
破壊耐圧を示すものであり、その標準規格値を１
とした任意スケールによつて示したものである。
横軸は、トランジスタTrのベース幅、すなわち、
入力段領域１０Ａとガードリング６との対向長(L)
であり、クランプ用MISFETQ2のチヤンネル幅
(W)を１とした任意スケールによつて示したもので
ある（第３図参照）。
破壊耐圧を示すものであり、その標準規格値を１
とした任意スケールによつて示したものである。
横軸は、トランジスタTrのベース幅、すなわち、
入力段領域１０Ａとガードリング６との対向長(L)
であり、クランプ用MISFETQ2のチヤンネル幅
(W)を１とした任意スケールによつて示したもので
ある（第３図参照）。
第５図に示すデータ曲線から明らかなように、
トランジスタTrのベース幅、すなわち、入力段
領域１０Ａとガードリング６との対向長が増加す
るとともに、入力段回路における静電破壊耐圧が
向上する。例えば、入力段領域１０Ａとガードリ
ング６との対向長(L)をクランプ用MISFETQ2の
チヤンネル幅と同等に50〜70〔μｍ〕程度とし、
それらの距離、すなわち、トランジスタTrのベ
ース長さを40〔μｍ〕とすると、入力段回路は、
1000〔Ｖ〕程度の予期せぬ過大電圧に対処するこ
とができる。すなわち、標準規格値と同程度もし
くはそれ以上の静電破壊耐圧を得ることができ
る。この結果は、従来の静電破壊防止回路に比べ
て、２〜５倍程度の静電破壊耐圧の値を示してい
る。このような効果を得ることができるのは、拡
散層抵抗１０の入力段領域１０Ａによつて、静電
破壊を生じるような予期せぬ過大電圧を積極的に
ガードリング６に流すことによる。これによれ
ば、予期せぬ過大電圧の最大ピーク値が、直接的
に拡散層抵抗１０を介してクランプ用
MISFETQ2に入力することがなくなり、拡散層
抵抗１０の破壊強度をともに向上することができ
る。すなわち、静電破壊防止回路７の破壊強度を
向上することができる。しかも、静電気破壊防止
回路７の破壊強度を向上できるトランジスタTr
のエミツタ領域Ｅがガードリング６と共用できる
ので、静電気破壊防止回路７の占有面積を減少で
きる。
トランジスタTrのベース幅、すなわち、入力段
領域１０Ａとガードリング６との対向長が増加す
るとともに、入力段回路における静電破壊耐圧が
向上する。例えば、入力段領域１０Ａとガードリ
ング６との対向長(L)をクランプ用MISFETQ2の
チヤンネル幅と同等に50〜70〔μｍ〕程度とし、
それらの距離、すなわち、トランジスタTrのベ
ース長さを40〔μｍ〕とすると、入力段回路は、
1000〔Ｖ〕程度の予期せぬ過大電圧に対処するこ
とができる。すなわち、標準規格値と同程度もし
くはそれ以上の静電破壊耐圧を得ることができ
る。この結果は、従来の静電破壊防止回路に比べ
て、２〜５倍程度の静電破壊耐圧の値を示してい
る。このような効果を得ることができるのは、拡
散層抵抗１０の入力段領域１０Ａによつて、静電
破壊を生じるような予期せぬ過大電圧を積極的に
ガードリング６に流すことによる。これによれ
ば、予期せぬ過大電圧の最大ピーク値が、直接的
に拡散層抵抗１０を介してクランプ用
MISFETQ2に入力することがなくなり、拡散層
抵抗１０の破壊強度をともに向上することができ
る。すなわち、静電破壊防止回路７の破壊強度を
向上することができる。しかも、静電気破壊防止
回路７の破壊強度を向上できるトランジスタTr
のエミツタ領域Ｅがガードリング６と共用できる
ので、静電気破壊防止回路７の占有面積を減少で
きる。
〔実施例 〕
第６図は、本発明の〔実施例〕の具体的な構
造を説明するための静電破壊防止回路の要部を示
す平面図である。
造を説明するための静電破壊防止回路の要部を示
す平面図である。
本実施例は、実質的には前述した〔実施例〕
と同様である。そのレイアウトを変更したもので
ある。
と同様である。そのレイアウトを変更したもので
ある。
〔実施例〕ならびに〔実施例〕において、
通常備えられるガードリング６を用い、該ガード
リング６と拡散層抵抗１０とによつて積極的にト
ランジスタTrを構成することによつて、静電破
壊を生じような予期せぬ過大電圧に対処するよう
になつている。また、このレイアウトによれば抵
抗、MISFETおよびダイオードを効果的に配置
できる。
通常備えられるガードリング６を用い、該ガード
リング６と拡散層抵抗１０とによつて積極的にト
ランジスタTrを構成することによつて、静電破
壊を生じような予期せぬ過大電圧に対処するよう
になつている。また、このレイアウトによれば抵
抗、MISFETおよびダイオードを効果的に配置
できる。
〔実施例 〕
第７図は、本発明の〔実施例〕の具体的な構
造を説明するための静電破壊防止回路の要部を示
す平面図である。
造を説明するための静電破壊防止回路の要部を示
す平面図である。
第７図において、２４は拡散層抵抗１０と所定
の距離をもつて離隔し、その延在方向と略平行に
半導体基板１主面部に設けられた本発明の〔実施
例〕によりn+型の半導体領域である。この半
導体領域２４には、基板電位，接地電位または電
源電位が印加されるようになつている。これによ
つて、拡散層抵抗１０の前段には、入力段領域１
０Ａをコレクタ領域Ｃ，半導体基板１をベース領
域Ｂおよび半導体領域２４をエミツタ領域Ｅとし
て寄生的に生ずるnpn型のラテラルトランジスタ
Trが構成されるようになつている。このトラン
ジスタTrのベース幅、すなわち、拡散層抵抗１
０の入力段領域１０Ａと半導体領域２４との対向
長(L)は、前述した〔実施例〕および〔実施例
〕と同様に、クランプ用MISFETQ2のチヤン
ネル幅と同程度もしくはそれ以上になつている。
２５は基板電位，接地電位または電源電位に印加
される配線であり、接続孔２６を介して、それぞ
れの半導体領域２４と電気的に接続されている。
本実施例においては、半導体領域２４を拡散層抵
抗１０の両端部、つまり、寄生的に生じるnpn型
のラテラルトランジスタTrのコレクタ領域を外
部端子５と拡散層抵抗１０との間の信号経路に配
置し、このコレクタ領域Ｃの両側の夫々にエミツ
タ領域Ｅを配置している。すなわち、前記npn型
のラテラルトランジスタTrは、前記信号経路の
両側の夫々にこの信号経路に並列に設けられてい
る。
の距離をもつて離隔し、その延在方向と略平行に
半導体基板１主面部に設けられた本発明の〔実施
例〕によりn+型の半導体領域である。この半
導体領域２４には、基板電位，接地電位または電
源電位が印加されるようになつている。これによ
つて、拡散層抵抗１０の前段には、入力段領域１
０Ａをコレクタ領域Ｃ，半導体基板１をベース領
域Ｂおよび半導体領域２４をエミツタ領域Ｅとし
て寄生的に生ずるnpn型のラテラルトランジスタ
Trが構成されるようになつている。このトラン
ジスタTrのベース幅、すなわち、拡散層抵抗１
０の入力段領域１０Ａと半導体領域２４との対向
長(L)は、前述した〔実施例〕および〔実施例
〕と同様に、クランプ用MISFETQ2のチヤン
ネル幅と同程度もしくはそれ以上になつている。
２５は基板電位，接地電位または電源電位に印加
される配線であり、接続孔２６を介して、それぞ
れの半導体領域２４と電気的に接続されている。
本実施例においては、半導体領域２４を拡散層抵
抗１０の両端部、つまり、寄生的に生じるnpn型
のラテラルトランジスタTrのコレクタ領域を外
部端子５と拡散層抵抗１０との間の信号経路に配
置し、このコレクタ領域Ｃの両側の夫々にエミツ
タ領域Ｅを配置している。すなわち、前記npn型
のラテラルトランジスタTrは、前記信号経路の
両側の夫々にこの信号経路に並列に設けられてい
る。
本実施例によれば、拡散層抵抗１０の入力段領
域１０Ａと半導体領域２４と半導体基板１とによ
つて寄生的に生じるトランジスタTrにおいて、
テーパ部１０Ｂにおけるベース長さが他の部分に
比べて短いために、予期せぬ過大電圧の最大ピー
ク値前からその最大ピーク値、さらに、その最大
ピーク値後の静電破壊を生じるような予期せぬ過
大電圧の大半を、主としてテーパ部１０Ｂによつ
て半導体領域２４に流すことができる。すなわ
ち、静電破壊を生じるような予期せぬ過大電圧
を、入力段領域１０Ａ、特に、テーパ部１０Ｂに
おいてトランジスタTrとクランプ用MISFETQ2
とによつて減圧することができる。
域１０Ａと半導体領域２４と半導体基板１とによ
つて寄生的に生じるトランジスタTrにおいて、
テーパ部１０Ｂにおけるベース長さが他の部分に
比べて短いために、予期せぬ過大電圧の最大ピー
ク値前からその最大ピーク値、さらに、その最大
ピーク値後の静電破壊を生じるような予期せぬ過
大電圧の大半を、主としてテーパ部１０Ｂによつ
て半導体領域２４に流すことができる。すなわ
ち、静電破壊を生じるような予期せぬ過大電圧
を、入力段領域１０Ａ、特に、テーパ部１０Ｂに
おいてトランジスタTrとクランプ用MISFETQ2
とによつて減圧することができる。
また、拡散層抵抗１０の入力段領域１０Ａとそ
の両側の夫々の半導体領域２４と半導体基板１と
によつて寄生的に生じるトランジスタTrを複数
個配置したので、静電破壊を生じるような予期せ
ぬ過大電圧の大半を入力段領域１０Ａで減圧し、
拡散層抵抗１０の破壊強度をより一層向上するこ
とができる。
の両側の夫々の半導体領域２４と半導体基板１と
によつて寄生的に生じるトランジスタTrを複数
個配置したので、静電破壊を生じるような予期せ
ぬ過大電圧の大半を入力段領域１０Ａで減圧し、
拡散層抵抗１０の破壊強度をより一層向上するこ
とができる。
また、前記複数個のトランジスタTrは拡散層
抵抗１０の１つの入力段領域１０Ａを共通のコレ
クタ領域Ｃとして構成されるので、この複数個の
トランジスタTrのコレクタ領域Ｃを共用した分、
静電気破壊防止回路７の占有面積を減少できる。
抵抗１０の１つの入力段領域１０Ａを共通のコレ
クタ領域Ｃとして構成されるので、この複数個の
トランジスタTrのコレクタ領域Ｃを共用した分、
静電気破壊防止回路７の占有面積を減少できる。
また、テーパ部１０Ｂ以外の拡散層抵抗１０
は、積極的にトランジスタTrをONするのに寄与
している。
は、積極的にトランジスタTrをONするのに寄与
している。
〔実施例 〕
第８図は、本発明の〔実施例〕の具体的な構
造を説明するための静電破壊防止回路の要部を示
す平面図であり、第９図は、第８図のＹ−Ｙ線に
おける断面図である。
造を説明するための静電破壊防止回路の要部を示
す平面図であり、第９図は、第８図のＹ−Ｙ線に
おける断面図である。
本実施例は、半絶縁性基板を用いてなるシヨツ
トキゲート型電界効果トランジスタ（以下、
MESFETという）を備えたIC、例えばカリウム
ヒ素ICについて説明をする。
トキゲート型電界効果トランジスタ（以下、
MESFETという）を備えたIC、例えばカリウム
ヒ素ICについて説明をする。
第８図および第９図において、１Ａは半絶縁性
基板であり、ICを構成するためのものである。
Q1は入力段回路を構成するためのMESFET、Q2
は静電破壊防止回路を構成するためのクランプ用
MISFETである。２５Ａは接地電位または電源
電位に印加される配線であり、接続孔２６Ａを介
して、それぞれの半導体領域２４と電気的に接続
されている。２７は本発明の〔実施例〕による
ｐ型のウエル領域であり、拡散層抵抗１０，クラ
ンプ用MESFETQ2の半導体領域１４および半導
体領域２４、すなわち、静電破壊防止回路構成部
を覆うように設けられている。このウエル領域２
７は、拡散層抵抗１０および半導体領域２４とと
もに、積極的にnpn型のラテラルトランジスタTr
を構成するためのものである。なお、ウエル領域
２７は、所定の電位に印加されている。
基板であり、ICを構成するためのものである。
Q1は入力段回路を構成するためのMESFET、Q2
は静電破壊防止回路を構成するためのクランプ用
MISFETである。２５Ａは接地電位または電源
電位に印加される配線であり、接続孔２６Ａを介
して、それぞれの半導体領域２４と電気的に接続
されている。２７は本発明の〔実施例〕による
ｐ型のウエル領域であり、拡散層抵抗１０，クラ
ンプ用MESFETQ2の半導体領域１４および半導
体領域２４、すなわち、静電破壊防止回路構成部
を覆うように設けられている。このウエル領域２
７は、拡散層抵抗１０および半導体領域２４とと
もに、積極的にnpn型のラテラルトランジスタTr
を構成するためのものである。なお、ウエル領域
２７は、所定の電位に印加されている。
半絶縁性基板に拡散層抵抗を構成した場合にお
いて、静電破壊を生じるような予期せぬ過大電圧
が拡散層抵抗に印加すると、拡散層抵抗と半絶縁
性基板との接合部では、拡散層抵抗と半導体基板
とのpn接合部のように半導体基板内へのもれ電
流はほとんどなく、予期せぬ過大電圧がそのまま
拡散層抵抗を流れる。そのために、半絶縁性基板
を用いるICの静電破壊防止回路、特に、拡散層
抵抗の破壊強度ならびに入力段回路の静電破壊耐
圧が標準規格値を満足することができないような
低い値を示す場合がある。しかしながら、本実施
例によれば、拡散層抵抗１０の入力段領域１０Ａ
と半導体領域２４とウエル領域２７とにより寄生
的に生じるトランジスタTrならびにクランプ用
MISFETQ2によつて、予期せぬ過大電圧に対処
することができる。これは、最大ピーク値前の予
期せぬ過大電圧の一部が、拡散層抵抗１０および
MISFETQ2のドレイン領域D2となる半導体領域
１４とウエル領域２７とのpn接合部を介してウ
エル領域２７内に流れる。これにより、ウエル領
域２７の電位が上昇し、予期せぬ過大電圧の最大
ピーク値前からその最大ピーク値、さらに、その
最大ピーク値後の静電破壊を生じるような予期せ
ぬ過大電圧の大半を、主としてテーパ部１０Ｂに
よつて半導体領域２４に流すことができる。すな
わち、静電破壊を生じるような予期せぬ過大電圧
を、入力段領域１０Ａ、特に、テーパ部１０Ｂに
おけるトランジスタTrとクランプ用MISFETQ2
とによつて減圧することができる。また、入力段
領域１０Ａ以球外の拡散層抵抗１０は、積極的に
トランジスタTrをONするのに寄与している。
いて、静電破壊を生じるような予期せぬ過大電圧
が拡散層抵抗に印加すると、拡散層抵抗と半絶縁
性基板との接合部では、拡散層抵抗と半導体基板
とのpn接合部のように半導体基板内へのもれ電
流はほとんどなく、予期せぬ過大電圧がそのまま
拡散層抵抗を流れる。そのために、半絶縁性基板
を用いるICの静電破壊防止回路、特に、拡散層
抵抗の破壊強度ならびに入力段回路の静電破壊耐
圧が標準規格値を満足することができないような
低い値を示す場合がある。しかしながら、本実施
例によれば、拡散層抵抗１０の入力段領域１０Ａ
と半導体領域２４とウエル領域２７とにより寄生
的に生じるトランジスタTrならびにクランプ用
MISFETQ2によつて、予期せぬ過大電圧に対処
することができる。これは、最大ピーク値前の予
期せぬ過大電圧の一部が、拡散層抵抗１０および
MISFETQ2のドレイン領域D2となる半導体領域
１４とウエル領域２７とのpn接合部を介してウ
エル領域２７内に流れる。これにより、ウエル領
域２７の電位が上昇し、予期せぬ過大電圧の最大
ピーク値前からその最大ピーク値、さらに、その
最大ピーク値後の静電破壊を生じるような予期せ
ぬ過大電圧の大半を、主としてテーパ部１０Ｂに
よつて半導体領域２４に流すことができる。すな
わち、静電破壊を生じるような予期せぬ過大電圧
を、入力段領域１０Ａ、特に、テーパ部１０Ｂに
おけるトランジスタTrとクランプ用MISFETQ2
とによつて減圧することができる。また、入力段
領域１０Ａ以球外の拡散層抵抗１０は、積極的に
トランジスタTrをONするのに寄与している。
外部端子と入力段回路との間に破壊防止回路を
備えたICにおいて、破壊防止回路に、それを構
成する拡散層抵抗と、該拡散層抵抗と同一導電型
で所定の距離をもつて構成された半導体領域と、
それらと反対導電型でそれらを構成するための基
板もしくは基板に設けられたウエル領域とによつ
て、予期せぬ過大電圧により動作するようなラテ
ラルトランジスタを設けることができる。これに
よつて、予期せぬ過大電圧を減圧することができ
るために、入力段回路の静電破壊耐圧を向上する
ことができる。
備えたICにおいて、破壊防止回路に、それを構
成する拡散層抵抗と、該拡散層抵抗と同一導電型
で所定の距離をもつて構成された半導体領域と、
それらと反対導電型でそれらを構成するための基
板もしくは基板に設けられたウエル領域とによつ
て、予期せぬ過大電圧により動作するようなラテ
ラルトランジスタを設けることができる。これに
よつて、予期せぬ過大電圧を減圧することができ
るために、入力段回路の静電破壊耐圧を向上する
ことができる。
また、前記破壊防止回路に、クランプ用素子を
併用することにより、ラテラルトランジスタなら
びにクランプ用素子によつて予期せぬ過大電圧を
減圧することができるために、静電破壊耐圧をよ
り向上することができる。
併用することにより、ラテラルトランジスタなら
びにクランプ用素子によつて予期せぬ過大電圧を
減圧することができるために、静電破壊耐圧をよ
り向上することができる。
また、ラテラルトランジスタのベース幅をクラ
ンプ用素子のチヤンネル幅と同程度もしくはそれ
以上にすることによつて、破壊耐圧を向上するこ
とができる。
ンプ用素子のチヤンネル幅と同程度もしくはそれ
以上にすることによつて、破壊耐圧を向上するこ
とができる。
また、ラテラルトランジスタを拡散層抵抗の入
力段に設けることによつて、拡散層抵抗に印加さ
れる予期せぬ過大電圧をその入力段において緩和
することができるために、拡散層抵抗、すなわ
ち、静電破壊防止回路の破壊強度を向上すること
ができる。
力段に設けることによつて、拡散層抵抗に印加さ
れる予期せぬ過大電圧をその入力段において緩和
することができるために、拡散層抵抗、すなわ
ち、静電破壊防止回路の破壊強度を向上すること
ができる。
また、ラテラルトランジスタのエミツタ領域を
ガードリングで構成することにより、静電気破壊
防止回路の占有面積を減少し、ICの集積度を向
上できる。
ガードリングで構成することにより、静電気破壊
防止回路の占有面積を減少し、ICの集積度を向
上できる。
また、前記ラテラルトランジスタを複数個配置
することによつて、前述の効果をより一層高める
ことができる。
することによつて、前述の効果をより一層高める
ことができる。
また、前記複数個のラテラルトランジスタのコ
レクタ領域を共用することによつて、静電気破壊
防止回路の占有面積を減少し、ICの集積度を向
上できる。
レクタ領域を共用することによつて、静電気破壊
防止回路の占有面積を減少し、ICの集積度を向
上できる。
以上本発明者によつてなされた発明を実施例に
もとづき具体的に説明したが、本発明は、上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、各実施例において各半導体領域
は逆導電型で形成することもできる。また、ガー
ドリングを利用することが好ましいが、これに代
えて他の半導体領域を本発明を達成するために設
けてもよい。また、半導体領域の形成方法は熱拡
散に限らずイオン打込みによつてもよいことはも
ちろんである。
もとづき具体的に説明したが、本発明は、上記実
施例に限定されるものではなく、その要旨を逸脱
しない範囲で種々変更可能であることはいうまで
もない。例えば、各実施例において各半導体領域
は逆導電型で形成することもできる。また、ガー
ドリングを利用することが好ましいが、これに代
えて他の半導体領域を本発明を達成するために設
けてもよい。また、半導体領域の形成方法は熱拡
散に限らずイオン打込みによつてもよいことはも
ちろんである。
第１図は、本発明の〔実施例〕，〔実施例〕
および〔実施例〕を説明するためのDRAMの
概略図、第２図は、本発明の〔実施例〕，〔実施
例〕および〔実施例〕を説明するための
DRAMに備えられた静電破壊防止回路を示す図、
第３図は、本発明の〔実施例〕の具体的な構造
を説明するための静電破壊防止回路の要部を示す
平面図、第４図は、第３図のＸ−Ｘ線における断
面図、第５図は、本発明の〔実施例〕の具体的
な効果を説明するための図、第６図は、本発明の
〔実施例〕の具体的な構造を説明するための静
電破壊防止回路の要部を示す平面図、第７図は、
本発明の〔実施例〕の具体的な構造を説明する
ための静電破壊防止回路の要部を示す平面図、第
８図は、本発明の〔実施例〕の具体的な構造を
説明するための静電破壊防止回路の要部を示す平
面図、第９図は、第８図のＹ−Ｙ線における断面
図である。 図中、１……半導体基板、１Ａ……半絶縁性基
板、２……メモリアレイ、３，４……周辺回路、
５……外部端子、６……ガードリング、７……静
電破壊防止回路、８……フイールド絶縁膜、９，
２３……絶縁膜、１０……拡散層抵抗、１０Ａ…
…入力段領域、１０Ｂ……テーパ部、１１，１
２，１５Ａ，１７，２０，２２，２６，２６Ａ…
…接続孔、１３，１５……ゲート電極、１４，１
８，２４……半導体領域、１６，１９，２１，２
５，２５Ａ……配線、２７……ウエル領域、Q1
……MISFETまたはMESFET、Q2……クランプ
用MISFETまたはクランプ用MESFET、R1，R2
……抵抗、Tr……トランジスタである。
および〔実施例〕を説明するためのDRAMの
概略図、第２図は、本発明の〔実施例〕，〔実施
例〕および〔実施例〕を説明するための
DRAMに備えられた静電破壊防止回路を示す図、
第３図は、本発明の〔実施例〕の具体的な構造
を説明するための静電破壊防止回路の要部を示す
平面図、第４図は、第３図のＸ−Ｘ線における断
面図、第５図は、本発明の〔実施例〕の具体的
な効果を説明するための図、第６図は、本発明の
〔実施例〕の具体的な構造を説明するための静
電破壊防止回路の要部を示す平面図、第７図は、
本発明の〔実施例〕の具体的な構造を説明する
ための静電破壊防止回路の要部を示す平面図、第
８図は、本発明の〔実施例〕の具体的な構造を
説明するための静電破壊防止回路の要部を示す平
面図、第９図は、第８図のＹ−Ｙ線における断面
図である。 図中、１……半導体基板、１Ａ……半絶縁性基
板、２……メモリアレイ、３，４……周辺回路、
５……外部端子、６……ガードリング、７……静
電破壊防止回路、８……フイールド絶縁膜、９，
２３……絶縁膜、１０……拡散層抵抗、１０Ａ…
…入力段領域、１０Ｂ……テーパ部、１１，１
２，１５Ａ，１７，２０，２２，２６，２６Ａ…
…接続孔、１３，１５……ゲート電極、１４，１
８，２４……半導体領域、１６，１９，２１，２
５，２５Ａ……配線、２７……ウエル領域、Q1
……MISFETまたはMESFET、Q2……クランプ
用MISFETまたはクランプ用MESFET、R1，R2
……抵抗、Tr……トランジスタである。
Claims (1)
- 【特許請求の範囲】 １ 外部端子と入力段回路の絶縁ゲート型電界効
果トランジスタのゲート電極との間の信号経路
に、前記外部端子から入力段回路に向かつて、前
記信号経路に電気的に直列に挿入された抵抗素
子、前記信号経路にドレイン領域が電気的に接続
されるとともにソース領域が固定電位置に接続さ
れるクランプ用絶縁ゲート型電界効果トランジス
タの各々を順次配列した静電気破壊防止回路を備
えた半導体集積回路装置において、前記外部端子
から前記静電気破壊防止回路の抵抗素子の前記外
部端子側の前段部までの間の信号経路に、前記外
部端子、前記抵抗素子の前段部のいずれにも電気
的に接続され、第１導電型の第１半導体領域の主
面部に形成され、かつ前記と同一の第１の第１半
導体領域の主面部に形成され固定電位が印加され
るガードリングの一部に離隔し対向する、第２導
電型の第２半導体領域を構成するとともに、前記
第２半導体領域をコレクタ領域、前記第１半導体
領域をベース領域、前記ガードリングをエミツタ
領域とするラテラルバイポーラトランジスタを構
成したことを特徴とする半導体集積回路装置。 ２ 外部端子と入力段回路の絶縁ゲート型電界効
果トランジスタのゲート電極との間の信号経路
に、前記外部端子から入力段回路に向かつて、前
記信号経路に電気的に直列に挿入された抵抗素
子、前記信号経路にドレイン領域が電気的に接続
されるとともにソース領域が固定電位に接続され
るクランプ用絶縁ゲート型電界効果トランジスタ
の各々を順次配列した静電気破壊防止回路を備え
た半導体集積回路装置において、前記外部端子か
ら前記静電気破壊防止回路の抵抗素子の前段部ま
での間の信号経路に、前記外部端子、前記抵抗素
子の前段部のいずれにも電気的に接続され、かつ
第１導電型の第１半導体領域の主面部に形成され
た第２導電型の第２半導体領域を構成し、前記と
同一の第１半導体領域の主面部であつて、前記第
２半導体領域を中心とするこの第２半導体領域の
両側に、夫々、固定電位が印加される第２導電型
の第３半導体領域、固定電位が印加される第２導
電型の第４半導体領域を構成するとともに、前記
第２半導体領域をコレクタ領域、前記第１半導体
領域をベース領域、前記第３半導体領域をエミツ
タ領域とする第１ラテラルバイポーラトランジス
タ、及び前記第２半導体領域をコレクタ領域、前
記第１半導体領域をベース領域、前記第４半導体
領域をエミツタ領域とする第２ラテラルバイポー
ラトランジスタを構成したことを特徴とする半導
体集積回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58236132A JPS60128653A (ja) | 1983-12-16 | 1983-12-16 | 半導体集積回路装置 |
| KR1019840007685A KR850005155A (ko) | 1983-12-16 | 1984-12-06 | 고전압 파괴회로(高電壓破壞回路)를 구비한 반도체 집적회로 장치 |
| GB08431596A GB2151846A (en) | 1983-12-16 | 1984-12-14 | A high voltage destruction-prevention circuit for a semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58236132A JPS60128653A (ja) | 1983-12-16 | 1983-12-16 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60128653A JPS60128653A (ja) | 1985-07-09 |
| JPH0530073B2 true JPH0530073B2 (ja) | 1993-05-07 |
Family
ID=16996229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58236132A Granted JPS60128653A (ja) | 1983-12-16 | 1983-12-16 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JPS60128653A (ja) |
| KR (1) | KR850005155A (ja) |
| GB (1) | GB2151846A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1186227B (it) * | 1985-12-03 | 1987-11-18 | Sgs Microelettronica Spa | Dispositivo di protezione contro le sovratensioni in ingresso per un circuito integrato di tipo mos |
| US4819047A (en) * | 1987-05-15 | 1989-04-04 | Advanced Micro Devices, Inc. | Protection system for CMOS integrated circuits |
| US8069817B2 (en) * | 2007-03-30 | 2011-12-06 | Lam Research Corporation | Showerhead electrodes and showerhead electrode assemblies having low-particle performance for semiconductor material processing apparatuses |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5380A (en) * | 1976-06-23 | 1978-01-05 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS55146975A (en) * | 1979-05-03 | 1980-11-15 | Mitsubishi Electric Corp | Mos field effect type semiconductor device |
| JPS5640272A (en) * | 1979-09-10 | 1981-04-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3787717A (en) * | 1971-12-09 | 1974-01-22 | Ibm | Over voltage protection circuit lateral bipolar transistor with gated collector junction |
| IT1150062B (it) * | 1980-11-19 | 1986-12-10 | Ates Componenti Elettron | Protezione di ingresso per circuito integrato di tipo mos, a bassa tensione di alimentazione e ad alta densita' di integrazione |
| JPS5992557A (ja) * | 1982-11-18 | 1984-05-28 | Nec Corp | 入力保護回路付半導体集積回路 |
-
1983
- 1983-12-16 JP JP58236132A patent/JPS60128653A/ja active Granted
-
1984
- 1984-12-06 KR KR1019840007685A patent/KR850005155A/ko not_active IP Right Cessation
- 1984-12-14 GB GB08431596A patent/GB2151846A/en not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5380A (en) * | 1976-06-23 | 1978-01-05 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS55146975A (en) * | 1979-05-03 | 1980-11-15 | Mitsubishi Electric Corp | Mos field effect type semiconductor device |
| JPS5640272A (en) * | 1979-09-10 | 1981-04-16 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| KR850005155A (ko) | 1985-08-21 |
| GB2151846A (en) | 1985-07-24 |
| JPS60128653A (ja) | 1985-07-09 |
| GB8431596D0 (en) | 1985-01-30 |
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