JPH01199467A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH01199467A JPH01199467A JP63024393A JP2439388A JPH01199467A JP H01199467 A JPH01199467 A JP H01199467A JP 63024393 A JP63024393 A JP 63024393A JP 2439388 A JP2439388 A JP 2439388A JP H01199467 A JPH01199467 A JP H01199467A
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- Japan
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- drain
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にＭＯ３型電界効果トランジス
タの集積装置「以下ＭＯ５ＩＣと呼ぶ、［に関する。本
発明の目的は、ＭＯ５ＩＣの静電気や定格以上のサージ
電圧による破壊に対する耐量を改りすることにある。
タの集積装置「以下ＭＯ５ＩＣと呼ぶ、［に関する。本
発明の目的は、ＭＯ５ＩＣの静電気や定格以上のサージ
電圧による破壊に対する耐量を改りすることにある。
ＭＯ３ＩＣの静電気などの過大サージ電圧による破壊現
象は、その開発当初からの問題であったため、これまで
に各種の対策が提案され改良の手が加えられてきた。従
来のＭＯＳ Ｉ Ｃの出力端子における代表的な静電気
保護回路は、第２図に示すように、ポンディングパッド
ｌに接続された配線が、保護抵抗２、クランプダイオー
ド３．４を経たのち、出力トランジスタのドレイン部５
に接続される。あるいは第３図における出力トランジス
タのチャネル幅Ｗが長く、またドレイン領域２２が大き
な面積を有する場合は、ポンディングパッドｌとドレイ
ン領域５が直接接続され、ドレイン領域２２と′Ｊｆ−
導体基板２０で形成される出力トランジスタのドレイン
寄生容量６と、寄生クランプダイオード７の電圧分割及
び電圧制限により静電気からトランジスタを保護するの
が一般的である。
象は、その開発当初からの問題であったため、これまで
に各種の対策が提案され改良の手が加えられてきた。従
来のＭＯＳ Ｉ Ｃの出力端子における代表的な静電気
保護回路は、第２図に示すように、ポンディングパッド
ｌに接続された配線が、保護抵抗２、クランプダイオー
ド３．４を経たのち、出力トランジスタのドレイン部５
に接続される。あるいは第３図における出力トランジス
タのチャネル幅Ｗが長く、またドレイン領域２２が大き
な面積を有する場合は、ポンディングパッドｌとドレイ
ン領域５が直接接続され、ドレイン領域２２と′Ｊｆ−
導体基板２０で形成される出力トランジスタのドレイン
寄生容量６と、寄生クランプダイオード７の電圧分割及
び電圧制限により静電気からトランジスタを保護するの
が一般的である。
しかしながら、第３図に示すように、ＭＯＳ ＩＣの縮
小化にともない、出力トランジスタのチャネル部２６の
長さＬが短くなるとともにドレイン拡散層２２の深さＤ
も浅くなると、さらにまた高密度集積化のために、チャ
ネル端部とドレインコンタクト孔２４もしくはソースコ
ンタクト孔２３までの距＃ＩＬＩ、Ｌ２が狭まると、ド
レイン拡散層２２と半導体基板２０で形成される、第２
図におけるダイオード７の逆方向極性に流せられる電流
容量［以下逆方向電流と呼ぶ、」が減少し、接合破壊が
生じやすくなる。また高電圧が加わった瞬間、ドレイン
拡散層２２のチャネル２６側端部でのアバランシェ降伏
により、騙仮内２０に大量のホットエレクトロンが誘起
し、これがチャネル２６Ｆ、のゲート絶縁膜２５に流れ
込んで、トランジスタの特性劣化ひいてはゲート絶縁膜
破壊を起こすという問題が顕在化してきた。
小化にともない、出力トランジスタのチャネル部２６の
長さＬが短くなるとともにドレイン拡散層２２の深さＤ
も浅くなると、さらにまた高密度集積化のために、チャ
ネル端部とドレインコンタクト孔２４もしくはソースコ
ンタクト孔２３までの距＃ＩＬＩ、Ｌ２が狭まると、ド
レイン拡散層２２と半導体基板２０で形成される、第２
図におけるダイオード７の逆方向極性に流せられる電流
容量［以下逆方向電流と呼ぶ、」が減少し、接合破壊が
生じやすくなる。また高電圧が加わった瞬間、ドレイン
拡散層２２のチャネル２６側端部でのアバランシェ降伏
により、騙仮内２０に大量のホットエレクトロンが誘起
し、これがチャネル２６Ｆ、のゲート絶縁膜２５に流れ
込んで、トランジスタの特性劣化ひいてはゲート絶縁膜
破壊を起こすという問題が顕在化してきた。
それゆえ本発明では、１．８μｍ以下のチャネル幅を有
する人出力トランジスタに対し、各種の静電気による破
壊実験結果を検討し、ドレイン、ソース拡散層に設けら
れたコンタクト孔と、該拡散層端部との距離を適切化し
、ＭＯ３ＩＣの破壊耐量を向トさせることを目的とする
。
する人出力トランジスタに対し、各種の静電気による破
壊実験結果を検討し、ドレイン、ソース拡散層に設けら
れたコンタクト孔と、該拡散層端部との距離を適切化し
、ＭＯ３ＩＣの破壊耐量を向トさせることを目的とする
。
半導体基板上の第１導電型領域中に、第２導電型のソー
ス領域とドレイン領域が、１．８μｍ以下の距離をおい
て平行に形成され、前記ドレイン領域並びにソース領域
中に設けられた、少なくとも一つ以上の電極接続用コン
タクト孔を介して、該ドレイン領域は入出力端子に、ま
た該ソース領域は第一導電型領域と同じ電位に接続され
ているＭＯ５型電界効果半導体装置において、上記ソー
ス領域に面したドレイン領域端部と、該ドレイン領域中
に形成されたコンタクト孔との最短距離、並びに上記ド
レイン領域に面したソース領域端部と該ソース領域中に
形成されたコンタクト孔との最短距離がともに３μｍ以
上であることを特徴とする。
ス領域とドレイン領域が、１．８μｍ以下の距離をおい
て平行に形成され、前記ドレイン領域並びにソース領域
中に設けられた、少なくとも一つ以上の電極接続用コン
タクト孔を介して、該ドレイン領域は入出力端子に、ま
た該ソース領域は第一導電型領域と同じ電位に接続され
ているＭＯ５型電界効果半導体装置において、上記ソー
ス領域に面したドレイン領域端部と、該ドレイン領域中
に形成されたコンタクト孔との最短距離、並びに上記ド
レイン領域に面したソース領域端部と該ソース領域中に
形成されたコンタクト孔との最短距離がともに３μｍ以
上であることを特徴とする。
以下に本発明の実施例であるＮＭＯ３ＩＣについて図面
を参照しながら述べる。
を参照しながら述べる。
第１図（ａ）、（ｂ）に示すように、Ｐ型基板ｌＯにＮ
チャネルトランジスタのＮ型ソース領域１１とドレイン
領域１２を作り、該ソース領域はコンタクト孔１３で、
また該ドレイン領域はコンタクト孔１４でそれぞれ電源
配線１７とポンディングパッドにつながる出力配線１８
に接続される。
チャネルトランジスタのＮ型ソース領域１１とドレイン
領域１２を作り、該ソース領域はコンタクト孔１３で、
また該ドレイン領域はコンタクト孔１４でそれぞれ電源
配線１７とポンディングパッドにつながる出力配線１８
に接続される。
ここで前記コンタクト孔１４とドレイン領域端部との距
離Ｌｌ及び前記コンタクト孔１３とソース領域端部との
距＃Ｌ２を３μｍ以ｈａすようにする。実際の実施例に
おけるトランジスタのチャネル長１６は１．５μｍ、Ｌ
ｌとＬ２はともに４μｍである。この構造を有するト
ランジスタに、Ｐ型基板とドレイン領域からなるＰＮ接
合の逆極性となるようなサージ電圧が加わった場合、ダ
イオードの逆特性ｔ、アバランシェ降伏点はまずＰＮ接
合部の一点、とくにドレイン領域のチャネル側端部に集
中するが、コンタクト孔とドレイン領域端部との間に分
布する拡散抵抗により、ＰＮ接合の逆方向電流値′は負
帰還を受は電流制限される。
離Ｌｌ及び前記コンタクト孔１３とソース領域端部との
距＃Ｌ２を３μｍ以ｈａすようにする。実際の実施例に
おけるトランジスタのチャネル長１６は１．５μｍ、Ｌ
ｌとＬ２はともに４μｍである。この構造を有するト
ランジスタに、Ｐ型基板とドレイン領域からなるＰＮ接
合の逆極性となるようなサージ電圧が加わった場合、ダ
イオードの逆特性ｔ、アバランシェ降伏点はまずＰＮ接
合部の一点、とくにドレイン領域のチャネル側端部に集
中するが、コンタクト孔とドレイン領域端部との間に分
布する拡散抵抗により、ＰＮ接合の逆方向電流値′は負
帰還を受は電流制限される。
またドレイン拡散層端部とゲート絶縁膜１５との間の電
界強度も低減されるため、ゲート絶縁膜に流れ込むホッ
トエレクトロンの発生も抑制されゲート絶縁膜の破壊が
起こりにくくなる。
界強度も低減されるため、ゲート絶縁膜に流れ込むホッ
トエレクトロンの発生も抑制されゲート絶縁膜の破壊が
起こりにくくなる。
本発明のＮＭＯ３）ランジスタと従来のコンタクト孔と
ドレイン端との距離を考慮しないＮＭＯＳトランジスタ
を、日本電子機械工業会規格（ＥＩＡＪ）の方法２０に
記述された静電気試験により比較してみると、チャネル
長１．５μｍ１チャネル幅３００μｍを有する従来のも
のは２５０ボルトで破壊するのに対し、同じトランジス
タサイズで本発明のものは６００ボルト以上の耐量を有
していた。
ドレイン端との距離を考慮しないＮＭＯＳトランジスタ
を、日本電子機械工業会規格（ＥＩＡＪ）の方法２０に
記述された静電気試験により比較してみると、チャネル
長１．５μｍ１チャネル幅３００μｍを有する従来のも
のは２５０ボルトで破壊するのに対し、同じトランジス
タサイズで本発明のものは６００ボルト以上の耐量を有
していた。
以上のように本発明は、ＭＯＳＩＣの微細化を進める上
で遭遇する高電圧や静電気による接合破壊、絶縁膜破壊
を防止する上で、十分な効果を期待できる。
で遭遇する高電圧や静電気による接合破壊、絶縁膜破壊
を防止する上で、十分な効果を期待できる。
第１図（ａ）、（ｂ）は本発明による破壊保護機構を示
す平面図（ａ）、断面図（ｂ）である。 第２図は従来のＣＭＯ３ＩＣの出力端子における静電気
保護回路図である。 第３図は従来のＭＯＳ Ｉ Ｃの構造を説明するための
斜視図。 ６・・・・・ドレイン領域が形成する寄生客間 ７・・・・・ドレイン領域が形成する寄生ダイオード １０・・・・・Ｐ型半導体基板 １１ ・・ ・ ・・Ｎ型ソース領域 １２・・・ ・・Ｎ型ドレイン領域 １３．１４・・コンタクト孔 １５・・・・・ゲート絶縁膜 １６・・・・・チャネル領域 １７．１８・・配線層 以上 茸１回（工） １６１１四 （ｂつ イ２目
す平面図（ａ）、断面図（ｂ）である。 第２図は従来のＣＭＯ３ＩＣの出力端子における静電気
保護回路図である。 第３図は従来のＭＯＳ Ｉ Ｃの構造を説明するための
斜視図。 ６・・・・・ドレイン領域が形成する寄生客間 ７・・・・・ドレイン領域が形成する寄生ダイオード １０・・・・・Ｐ型半導体基板 １１ ・・ ・ ・・Ｎ型ソース領域 １２・・・ ・・Ｎ型ドレイン領域 １３．１４・・コンタクト孔 １５・・・・・ゲート絶縁膜 １６・・・・・チャネル領域 １７．１８・・配線層 以上 茸１回（工） １６１１四 （ｂつ イ２目
Claims (1)
- 半導体基板上の第１導電型領域中に、第２導電型のソ
ース領域とドレイン領域が、１．８μｍ以下の距離をお
いて平行に形成され、前記ドレイン領域並びにソース領
域中に設けられた、少なくとも二つ以上の電極接続用コ
ンタクト孔を介して、該ドレイン領域は入出力端子に、
また該ソース領域は第一導電型領域と同じ電位に接続さ
れている半導体装置において、上記ソース領域に面した
ドレイン領域端部と、該ドレイン領域中に形成されたコ
ンタクト孔との最短距離、並びに上記ドレイン領域に面
したソース領域端部と該ソース領域中に形成されたコン
タクト孔との最短距離がともに３μｍ以上であることを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024393A JPH01199467A (ja) | 1988-02-04 | 1988-02-04 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63024393A JPH01199467A (ja) | 1988-02-04 | 1988-02-04 | 半導体装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9070280A Division JPH09219521A (ja) | 1997-03-24 | 1997-03-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01199467A true JPH01199467A (ja) | 1989-08-10 |
Family
ID=12136922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63024393A Pending JPH01199467A (ja) | 1988-02-04 | 1988-02-04 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01199467A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804860A (en) * | 1995-10-31 | 1998-09-08 | Texas Instruments Incorporated | Integrated lateral structure for ESD protection in CMOS/BiCMOS technologies |
| US6989568B2 (en) * | 1999-12-27 | 2006-01-24 | Kabushiki Kaisha Toshiba | Lateral high-breakdown-voltage transistor having drain contact region |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144471A (ja) * | 1984-06-06 | 1986-03-04 | テキサス インスツルメンツ インコーポレイテッド | 半導体ディバイス用保護装置 |
-
1988
- 1988-02-04 JP JP63024393A patent/JPH01199467A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6144471A (ja) * | 1984-06-06 | 1986-03-04 | テキサス インスツルメンツ インコーポレイテッド | 半導体ディバイス用保護装置 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5804860A (en) * | 1995-10-31 | 1998-09-08 | Texas Instruments Incorporated | Integrated lateral structure for ESD protection in CMOS/BiCMOS technologies |
| US6989568B2 (en) * | 1999-12-27 | 2006-01-24 | Kabushiki Kaisha Toshiba | Lateral high-breakdown-voltage transistor having drain contact region |
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