JP3134443B2 - 半導体入力保護装置 - Google Patents
半導体入力保護装置Info
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- JP3134443B2 JP3134443B2 JP04013572A JP1357292A JP3134443B2 JP 3134443 B2 JP3134443 B2 JP 3134443B2 JP 04013572 A JP04013572 A JP 04013572A JP 1357292 A JP1357292 A JP 1357292A JP 3134443 B2 JP3134443 B2 JP 3134443B2
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Description
【０００１】
【産業上の利用分野】本発明は半導体入力保護装置に関
し、特に、静電破壊を防止する半導体入力保護装置に関
する。
し、特に、静電破壊を防止する半導体入力保護装置に関
する。
【０００２】
【従来の技術】従来、半導体装置の入力保護は、拡散層
パンチスルー方式が有効で、一般的に図３の等価回路で
示される様な半導体基板と逆導電型の拡散層で形成され
たパンチスルー素子ＭPTと、抵抗素子Ｒ及びＢＶＤＳ素
子ＭBVDSで構成されている。
パンチスルー方式が有効で、一般的に図３の等価回路で
示される様な半導体基板と逆導電型の拡散層で形成され
たパンチスルー素子ＭPTと、抵抗素子Ｒ及びＢＶＤＳ素
子ＭBVDSで構成されている。
【０００３】従来の入力保護の拡散層パンチスルー部
は、Ｐ型半導体基板を用いた場合、図４の様なレイアウ
トが用いられている。パッド１０１の金属配線層は、コ
ンタクト孔１０２を介してＮ+ 型不純物拡散層１０３と
接続している。このＮ + 型不純物拡散層１０３には、所
定の距離を隔てて、接地配線層１１５にコンタクト孔１
０９を介して接続されたＮ+ 型不純物拡散層１０７が平
行に形成されている。また、Ｎ+ 型不純物拡散層１０３
からコンタクト孔１１２を介して接続された信号配線層
１１３は図３に示したＢＶＤＳ素子ＭBVDSへ向かう。
は、Ｐ型半導体基板を用いた場合、図４の様なレイアウ
トが用いられている。パッド１０１の金属配線層は、コ
ンタクト孔１０２を介してＮ+ 型不純物拡散層１０３と
接続している。このＮ + 型不純物拡散層１０３には、所
定の距離を隔てて、接地配線層１１５にコンタクト孔１
０９を介して接続されたＮ+ 型不純物拡散層１０７が平
行に形成されている。また、Ｎ+ 型不純物拡散層１０３
からコンタクト孔１１２を介して接続された信号配線層
１１３は図３に示したＢＶＤＳ素子ＭBVDSへ向かう。
【０００４】入力端子ＩＮに接地端子に対して正の高電
圧が印加されるとＮ+ 型不純物拡散層１０３とＰ型半導
体基板との接合がブレイクダウンして接地端子に接続さ
れたＮ+ 型不純物拡散層１０７に向って電流が流れる。
また、負の高電圧が印加された場合は、逆方向に電流が
流れ、入力保護の機能を果たしている。
圧が印加されるとＮ+ 型不純物拡散層１０３とＰ型半導
体基板との接合がブレイクダウンして接地端子に接続さ
れたＮ+ 型不純物拡散層１０７に向って電流が流れる。
また、負の高電圧が印加された場合は、逆方向に電流が
流れ、入力保護の機能を果たしている。
【０００５】
【発明が解決しようとする課題】上述した従来の入力保
護装置は、以下に示す問題がある。
護装置は、以下に示す問題がある。
【０００６】多電源、多接地端子が存在する半導体ＩＣ
では、保護素子に使用されている接地端子以外の接地端
子や電源端子に対して高電圧が印加された場合、入力保
護素子に流れる電流が制限を受けるため、保護能力は同
一でない。
では、保護素子に使用されている接地端子以外の接地端
子や電源端子に対して高電圧が印加された場合、入力保
護素子に流れる電流が制限を受けるため、保護能力は同
一でない。
【０００７】また出力端子は出力トランジスタ自身が保
護素子として働いているが、多電源，多接地端子のＩＣ
の場合、出力トランジスタ用の電源端子，接地端子は、
通常、ノイズ対策で他の回路とは別にすることが多いた
め、出力トランジスタ用の電源端子，接地端子とは別の
電源端子，接地端子に対して高電圧が印加された場合、
出力トランジスタ周辺の出力トランジスタ用以外の電源
端子，接地端子を使用しているトランジスタが破壊され
ることがあり、これを防ぐには、ノイズ対策で分離した
接地端子どうしを高抵抗で接続しなければならない。
護素子として働いているが、多電源，多接地端子のＩＣ
の場合、出力トランジスタ用の電源端子，接地端子は、
通常、ノイズ対策で他の回路とは別にすることが多いた
め、出力トランジスタ用の電源端子，接地端子とは別の
電源端子，接地端子に対して高電圧が印加された場合、
出力トランジスタ周辺の出力トランジスタ用以外の電源
端子，接地端子を使用しているトランジスタが破壊され
ることがあり、これを防ぐには、ノイズ対策で分離した
接地端子どうしを高抵抗で接続しなければならない。
【０００８】その他に、電源端子、接地端子以外の入力
端子間等に、高電圧が印加された場合の保護機能が保障
されないという問題点もある。
端子間等に、高電圧が印加された場合の保護機能が保障
されないという問題点もある。
【０００９】
【課題を解決するための手段】本発明の半導体入力保護
装置は、第１導電型半導体基板の表面に絶縁層を介して
設けられたパッドと、前記パッドに接続する第２導電型
の第１の不純物拡散層と、前記第１の不純物拡散層と所
定距離を隔てて位置する第２導電型の第２の不純物拡散
層の組を複数組備え、複数の前記第２の不純物拡散層
が、それら複数の第２の不純物拡散層にのみ選択的に導
電的に接続する導電配線により、相互に接続されている
ことを特徴とする。
装置は、第１導電型半導体基板の表面に絶縁層を介して
設けられたパッドと、前記パッドに接続する第２導電型
の第１の不純物拡散層と、前記第１の不純物拡散層と所
定距離を隔てて位置する第２導電型の第２の不純物拡散
層の組を複数組備え、複数の前記第２の不純物拡散層
が、それら複数の第２の不純物拡散層にのみ選択的に導
電的に接続する導電配線により、相互に接続されている
ことを特徴とする。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。始めに、本発明の理解を容易にするため
に、本発明の参考例について説明する。
て説明する。始めに、本発明の理解を容易にするため
に、本発明の参考例について説明する。
【００１１】図１は、本発明の参考例を概略的に示す平
面図、図２は図１のＡ−Ａ線拡大断面図である。
面図、図２は図１のＡ−Ａ線拡大断面図である。
【００１２】シリコンなどのＰ型半導体基板１５上に、
入力端子のパッド１の金属配線層にコンタクト孔２を介
して接続するＮ+ 型不純物拡散層３（第１の不純物拡散
層）が形成されている。また、接地端子のパッド４の金
属配線層にコンタクト孔５を介して接続するＮ+ 型不純
物拡散層６（もう１つの第１の不純物拡散層）が形成さ
れている。Ｎ+ 型不純物拡散層３と６には、所定の距離
例えば１５μｍを隔ててＰ+ 型不純物拡散層７と８（第
２の不純物拡散層）がそれぞれ形成され、Ｐ+型不純物
拡散層７と８はそれぞれコンタクト孔９，１０を介して
アルミニウム膜からなる配線層１１に接続されている。
また、入力端子のパッド１に接続されたＮ+ 型不純物拡
散層３はコンタクト孔１２を介して信号配線層１３に接
続されている。信号配線層１３は図３に示す様なＢＶＤ
Ｓ素子へ向かっている。１４はパッドスルーホールであ
る。また、図２において、Ｐ型半導体基板１５の表面部
に形成されたＮ+ 型不純物拡散層３とＰ+ 型不純物拡散
層７間及び他の不純物拡散層間には、フィールド酸化膜
１６があり、配線層１，１１の下には、層間絶縁膜１
７、さらにその上にはカバー絶縁膜１８が形成されてい
る。
入力端子のパッド１の金属配線層にコンタクト孔２を介
して接続するＮ+ 型不純物拡散層３（第１の不純物拡散
層）が形成されている。また、接地端子のパッド４の金
属配線層にコンタクト孔５を介して接続するＮ+ 型不純
物拡散層６（もう１つの第１の不純物拡散層）が形成さ
れている。Ｎ+ 型不純物拡散層３と６には、所定の距離
例えば１５μｍを隔ててＰ+ 型不純物拡散層７と８（第
２の不純物拡散層）がそれぞれ形成され、Ｐ+型不純物
拡散層７と８はそれぞれコンタクト孔９，１０を介して
アルミニウム膜からなる配線層１１に接続されている。
また、入力端子のパッド１に接続されたＮ+ 型不純物拡
散層３はコンタクト孔１２を介して信号配線層１３に接
続されている。信号配線層１３は図３に示す様なＢＶＤ
Ｓ素子へ向かっている。１４はパッドスルーホールであ
る。また、図２において、Ｐ型半導体基板１５の表面部
に形成されたＮ+ 型不純物拡散層３とＰ+ 型不純物拡散
層７間及び他の不純物拡散層間には、フィールド酸化膜
１６があり、配線層１，１１の下には、層間絶縁膜１
７、さらにその上にはカバー絶縁膜１８が形成されてい
る。
【００１３】次に、本参考例の動作について説明する。
【００１４】入力端子（パッド１）に接地端子（パッド
４）に対して正の高電圧が印加された場合、パッド１に
接続されたＮ+ 型不純物拡散層３とＰ型半導体基板１５
との接合がブレイクダウンして、Ｐ+ 型不純物拡散層７
から配線層１１を電流経路として、Ｐ+ 型不純物拡散層
８からＮ+ 型不純物拡散層６を通して接地端子（４）へ
と電流が流れる。これは、Ｎ+ 型不純物拡散層３がＮ+
型不純物拡散層６と所定の距離を隔てて対向している事
と実質的に同等だからである。
４）に対して正の高電圧が印加された場合、パッド１に
接続されたＮ+ 型不純物拡散層３とＰ型半導体基板１５
との接合がブレイクダウンして、Ｐ+ 型不純物拡散層７
から配線層１１を電流経路として、Ｐ+ 型不純物拡散層
８からＮ+ 型不純物拡散層６を通して接地端子（４）へ
と電流が流れる。これは、Ｎ+ 型不純物拡散層３がＮ+
型不純物拡散層６と所定の距離を隔てて対向している事
と実質的に同等だからである。
【００１５】また、入力端子に、接地端子に対して負の
高電圧が印加された場合は、正電圧印加時の逆の経路で
電流が流れる。
高電圧が印加された場合は、正電圧印加時の逆の経路で
電流が流れる。
【００１６】そこで、図１に示したＮ+ −Ｐ+ 拡散層の
対を、半導体チップ内にある入出力保護の必要なすべて
の入力端子または出力端子のパッドと、すべての電源端
子、接地端子のパッドに対して設け、そのような、パッ
ドとＮ + −Ｐ + 拡散層の対との組合せを、半導体チップ
を一周させて配置する。そして、各パッドに対応して設
けたＰ + 型不純物拡散層の全てを、アルミニウムの配線
層１１で相互に接続する。配線層１１は、上記のＰ + 型
不純物拡散層以外には、チップのどのような導体部分又
は半導体部分にも接続させない。
対を、半導体チップ内にある入出力保護の必要なすべて
の入力端子または出力端子のパッドと、すべての電源端
子、接地端子のパッドに対して設け、そのような、パッ
ドとＮ + −Ｐ + 拡散層の対との組合せを、半導体チップ
を一周させて配置する。そして、各パッドに対応して設
けたＰ + 型不純物拡散層の全てを、アルミニウムの配線
層１１で相互に接続する。配線層１１は、上記のＰ + 型
不純物拡散層以外には、チップのどのような導体部分又
は半導体部分にも接続させない。
【００１７】この様な構成にすると、どの電源端子，接
地端子に対して高電圧が印加されても、前述した様に入
力保護素子として動作する。また、どの入，出力端子間
に高電圧が印加されても、保護機能が働くことになり、
結局、本参考例では、半導体装置のどの端子間に高電圧
が印加された場合でも入力保護として動作することが可
能である。
地端子に対して高電圧が印加されても、前述した様に入
力保護素子として動作する。また、どの入，出力端子間
に高電圧が印加されても、保護機能が働くことになり、
結局、本参考例では、半導体装置のどの端子間に高電圧
が印加された場合でも入力保護として動作することが可
能である。
【００１８】尚、本参考例はＰ型半導体基板であった
が、不純物拡散層の導電型を逆にすればＮ型半導体基板
でもよい。
が、不純物拡散層の導電型を逆にすればＮ型半導体基板
でもよい。
【００１９】次に、本発明の好適な実施例について、説
明する。本実施例では、上述した参考例において、フロ
ーティングの配線層１１に接続されているＰ+ 型不純物
拡散層７と８をＮ+ 型不純物拡散層に置き換える。これ
らのＮ+ 型不純物拡散層を便宜上Ａ，Ｂとする。このよ
うにすると、配線層１１は、その下層に形成された層間
絶縁膜１７と上層に形成されたカバー絶縁膜１８とによ
って、上記のＮ + 型不純物拡散層Ａ、Ｂ以外の、チップ
上のどのような導体部分又は半導体部分からも絶縁され
る。一方、Ｎ + 型不純物拡散層Ａ、Ｂは、Ｐ型の半導体
基板１５との間に形成される空乏層によって半導体基板
１５から分離されるので、結局、配線層１１とＮ + 型不
純物拡散層Ａ、Ｂとは、チップに供給される電源電位、
接地電位或いはそれらの電位から生成されるどのような
電位に対してもフローティングの状態になる。この構造
で、例えば接地端子のパッド４に対してパッド１に正の
高電圧が印加された場合、パッド１に接続されたＮ+ 型
不純物拡散層３とＰ型半導体基板１５との接合がブレイ
クダウンして、Ｎ+ 型不純物拡散層Ａから配線層１１に
電流が流れる。次に、Ｎ+ 型不純物拡散層ＢとＰ型半導
体基板１５との接合がブレイクダウンしてＮ+ 型不純物
拡散層６から接地端子へ電流が流れる。このように、Ｎ
+ 不純物拡散層Ａ，Ｂを７，８の代りに配置すると、逆
バイアスされたＰＮ接合が、電流経路に、二ケ所存在
し、パンチスルー素子を２つ直列接続したことになる
が、対向配置された拡散層間の距離を１５μｍより小さ
くするなどにより、参考例と同じ合計のパンチスルー電
圧にすることができる。
明する。本実施例では、上述した参考例において、フロ
ーティングの配線層１１に接続されているＰ+ 型不純物
拡散層７と８をＮ+ 型不純物拡散層に置き換える。これ
らのＮ+ 型不純物拡散層を便宜上Ａ，Ｂとする。このよ
うにすると、配線層１１は、その下層に形成された層間
絶縁膜１７と上層に形成されたカバー絶縁膜１８とによ
って、上記のＮ + 型不純物拡散層Ａ、Ｂ以外の、チップ
上のどのような導体部分又は半導体部分からも絶縁され
る。一方、Ｎ + 型不純物拡散層Ａ、Ｂは、Ｐ型の半導体
基板１５との間に形成される空乏層によって半導体基板
１５から分離されるので、結局、配線層１１とＮ + 型不
純物拡散層Ａ、Ｂとは、チップに供給される電源電位、
接地電位或いはそれらの電位から生成されるどのような
電位に対してもフローティングの状態になる。この構造
で、例えば接地端子のパッド４に対してパッド１に正の
高電圧が印加された場合、パッド１に接続されたＮ+ 型
不純物拡散層３とＰ型半導体基板１５との接合がブレイ
クダウンして、Ｎ+ 型不純物拡散層Ａから配線層１１に
電流が流れる。次に、Ｎ+ 型不純物拡散層ＢとＰ型半導
体基板１５との接合がブレイクダウンしてＮ+ 型不純物
拡散層６から接地端子へ電流が流れる。このように、Ｎ
+ 不純物拡散層Ａ，Ｂを７，８の代りに配置すると、逆
バイアスされたＰＮ接合が、電流経路に、二ケ所存在
し、パンチスルー素子を２つ直列接続したことになる
が、対向配置された拡散層間の距離を１５μｍより小さ
くするなどにより、参考例と同じ合計のパンチスルー電
圧にすることができる。
【００２０】
【発明の効果】以上説明したように、本発明は、チップ
上の入出力保護の必要な端子だけでなく電源端子及び接
地端子のパッドについても、半導体基板とは逆導電型で
パッドに接続する第１の不純物拡散層と、第１の不純物
拡散層に所定の距離を隔てて形成された、同じく逆導電
型の第２の不純物拡散層と、その第２の不純物拡散層に
接続するフローティング状態の導電配線と設けると共
に、各パッドに対応する第２の不純物拡散層を全て、上
記のフローティング状態の配線層で相互に接続してい
る。これにより、本発明によれば、半導体ＩＣのどの端
子間に外来の過電圧が加わったとしても入力保護機能が
働く、優れた静電源破壊防止機能を有する半導体装置を
提供することができる。
上の入出力保護の必要な端子だけでなく電源端子及び接
地端子のパッドについても、半導体基板とは逆導電型で
パッドに接続する第１の不純物拡散層と、第１の不純物
拡散層に所定の距離を隔てて形成された、同じく逆導電
型の第２の不純物拡散層と、その第２の不純物拡散層に
接続するフローティング状態の導電配線と設けると共
に、各パッドに対応する第２の不純物拡散層を全て、上
記のフローティング状態の配線層で相互に接続してい
る。これにより、本発明によれば、半導体ＩＣのどの端
子間に外来の過電圧が加わったとしても入力保護機能が
働く、優れた静電源破壊防止機能を有する半導体装置を
提供することができる。
【図１】本発明の参考例の平面図である。
【図２】図１のＡ−Ａ線拡大断面図である。
【図３】入力保護の等価回路である。
【図４】従来の入力保護装置の一例の平面図である。
１，１０１ パッド ２，１０２ コンタクト孔 ３，１０３ Ｎ+ 型不純物拡散層 ４ パッド ５ コンタクト孔 ６ Ｎ+ 型不純物拡散層１０７ Ｎ + 型不純物拡散層７ ，８ Ｐ+ 型不純物拡散層 ９，１０９ コンタクト孔 １０ コンタクト孔 １１ 配線層 １２，１１２ コンタクト孔 １３，１１３ 信号配線層 １４，１１４ パッドスルーホール １５，１１５ Ｐ型半導体基板 １６ フィールド酸化膜 １７ 層間絶縁膜 １８ カバー絶縁膜
Claims (1)
- 【請求項１】 第１導電型半導体基板の表面に絶縁層を
介して設けられたパッドと、各各のパッドに接続する第
２導電型の第１の不純物拡散層と、前記第１の不純物拡
散層と所定距離を隔てて位置する第２導電型の第２の不
純物拡散層の組を複数組備え、 複数の前記第２の不純物拡散層が、それら複数の第２の
不純物拡散層にのみ選択的に導電的に接続する導電配線
により、相互に接続されていることを特徴とする半導体
入力保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04013572A JP3134443B2 (ja) | 1992-01-29 | 1992-01-29 | 半導体入力保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04013572A JP3134443B2 (ja) | 1992-01-29 | 1992-01-29 | 半導体入力保護装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05211292A JPH05211292A (ja) | 1993-08-20 |
| JP3134443B2 true JP3134443B2 (ja) | 2001-02-13 |
Family
ID=11836888
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04013572A Expired - Fee Related JP3134443B2 (ja) | 1992-01-29 | 1992-01-29 | 半導体入力保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134443B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4746734B2 (ja) * | 2000-06-14 | 2011-08-10 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5986252A (ja) * | 1982-11-09 | 1984-05-18 | Seiko Epson Corp | 半導体集積回路 |
| JPH0245654U (ja) * | 1988-09-24 | 1990-03-29 |
-
1992
- 1992-01-29 JP JP04013572A patent/JP3134443B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05211292A (ja) | 1993-08-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001031 |
|
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