JP3441104B2 - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JP3441104B2
JP3441104B2 JP8291193A JP8291193A JP3441104B2 JP 3441104 B2 JP3441104 B2 JP 3441104B2 JP 8291193 A JP8291193 A JP 8291193A JP 8291193 A JP8291193 A JP 8291193A JP 3441104 B2 JP3441104 B2 JP 3441104B2
Authority
JP
Japan
Prior art keywords
thin film
layer
electrode
wiring board
electrically connected
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP8291193A
Other languages
English (en)
Other versions
JPH06295981A (ja
Inventor
岡田　　隆
俊夫 須藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP8291193A priority Critical patent/JP3441104B2/ja
Publication of JPH06295981A publication Critical patent/JPH06295981A/ja
Application granted granted Critical
Publication of JP3441104B2 publication Critical patent/JP3441104B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、たとえば複数個のＬ
ＳＩチップが配線を含んでシリコン（Ｓｉ）基板上に搭
載されてなるマルチチップモジュールなどの半導体装置
に関する。
【０００２】
【従来の技術】近年、コンピュータや通信機器の高速化
にともない、ＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔ
ｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）間の空間的な距離に
よって生じる遅延時間が問題になってきており、個々の
ＬＳＩチップをパッケージングしてプリント基板上に実
装する方法では十分な性能を発揮できなくなってきてい
る。
【０００３】この問題を解決する方法の一つとして、複
数のＬＳＩベアチップを多層配線基板上に実装したマル
チチップモジュール（ＭＣＭ）が知られている。
【０００４】図８は、従来のＭＣＭの一例を概略的に示
すものである。
【０００５】このＭＣＭは、Ｓｉウェハ基板１０１の表
面に、薄膜配線基板、たとえばアルミニウム（Ａｌ）か
らなる複数の金属配線層１０２と配線層１０２間を絶縁
するシリコン酸化（ＳｉＯ2 ）膜１０３とを積層してな
る多層配線基板１０４が、パッケージのベッド１０５上
に搭載され、さらにその多層配線基板１０４の表面に配
設されたＬＳＩチップ（便宜上、図には１つしか示して
いない）１０６間の配線、および外部ＶＤＤ端子１０
７，外部グランド端子１０８からＬＳＩチップ１０６ま
での配線などを含んだ構成とされている。
【０００６】すなわち、外部ＶＤＤ端子１０７は、ボン
ディングワイヤ１１０を介して多層配線基板１０４上の
金属配線層１０２と接続されるとともに、金属配線層１
０２間を接続するＶＩＡホール１１１を経て、デカップ
リングキャパシタ１１２の金属電極１１３と電気的に接
続されている。
【０００７】デカップリングキャパシタ１１２は、ＬＳ
Ｉチップ１０６の消費電流の変動による電源ノイズを低
減するために設けられたものであり、このキャパシタ１
１２の金属電極１１３は、金属配線層１０２間を接続す
るＶＩＡホール１１１を経て、ＬＳＩチップ１０６のＶ
ＤＤ端子１０６ａとボンディングワイヤ１１４を介して
接続されている。
【０００８】なお、金属電極１１３は電源プレーンを構
成しており、電源配線のインダクタンスおよび抵抗が増
大するのを防ぐようになっている。
【０００９】一方、外部グランド端子１０８は、ＬＳＩ
チップ１０６への電源供給のため、金属配線層１０２間
を接続するＶＩＡホール１１１およびコンタクトホール
１１５を介してＳｉウェハ基板１０１と電気的に接続さ
れるとともに、コンタクトホール１１５および金属配線
層１０２間を接続するＶＩＡホール１１１を経て、ＬＳ
Ｉチップ１０６のグランド端子１０６ｂとボンディング
ワイヤ１１６を介して接続されている。
【００１０】Ｓｉウェハ基板１０１はグランドプレーン
の役割を有しており、上記電源プレーンと同様に、電源
配線のインダクタンスおよび抵抗が増大するのを防ぐよ
うになっている。
【００１１】しかしながら、このような構成のＭＣＭに
おいては、デカップリングキャパシタ１１２の信頼性が
問題となっており、特に、外部から瞬間的に高電圧ノイ
ズが加わることによってキャパシタ１１２が破壊する、
いわゆるＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔａｔｉｃ Ｄｅ
ｓｔｒｕｃｔｉｏｎ）を起こしやすいという欠点があっ
た。
【００１２】
【発明が解決しようとする課題】上記したように、従来
のＭＣＭにおいては、ＥＳＤを起こしやすく、信頼性が
低いという欠点があった。
【００１３】そこで、この発明は、ＥＳＤの発生を防止
でき、高い信頼性を確保することが可能な半導体装置を
提供することを目的としている。
【００１４】
【課題を解決するための手段】本願発明の一態様によれ
ば、半導体基板の表面に、薄膜配線層と絶縁層とを積層
して薄膜配線基板を形成してなる多層配線基板と、この
多層配線基板上に配設された複数の半導体チップと、前
記半導体基板と前記薄膜配線層とからなり、前記半導体
チップの電源電極に電気的に接続されている外部電源と
前記半導体チップのグランド電極に電気的に接続されて
いる外部グランドとの間に形成された、前記半導体チッ
プの消費電流の変動による電源ノイズを低減するコンデ
ンサ素子と、前記半導体基板に設けられ、前記外部電源
と前記コンデンサ素子との間に接続された、外部から加
わる高電圧ノイズから前記コンデンサ素子を保護する入
力保護回路とを具備したことを特徴とする半導体装置が
提供される。
【００１５】
【００１６】
【００１７】
【作用】上記した手段により、コンデンサ素子に加えら
れる電圧の絶対値が一定値以上になるのを阻止できるよ
うになるため、外部から瞬間的に加わる高電圧ノイズに
よる破壊からコンデンサ素子を保護することが可能とな
るものである。
【００１８】
【実施例】以下、この発明の実施例について図面を参照
して説明する。
【００１９】図１は、第１の実施例にかかるＭＣＭの構
造を概略的に示すものである。
【００２０】すなわち、本ＭＣＭは、多層配線基板１１
がパッケージのベッド１２上に搭載されるとともに、そ
の多層配線基板１１の表面に配設されたＬＳＩチップ
（便宜上、図には１つしか示していない）１３間の配
線、および外部ＶＤＤ電極１４，外部グランド電極１５
からＬＳＩチップ１３までの配線などを含んだ構成とさ
れている。
【００２１】上記多層配線基板１１は、たとえばＰ型の
Ｓｉウェハ基板１６と、このＳｉウェハ基板１６の表面
に形成された薄膜配線基板１７とからなっている。
【００２２】薄型配線基板１７は、たとえばアルミニウ
ム（Ａｌ）からなる複数の金属配線層１８と、この配線
層１８間を絶縁するシリコン酸化（ＳｉＯ2 ）膜１９と
を交互に積層して構成されるものである。
【００２３】そして、異なる金属配線層１８どうしは、
必要に応じて、ＶＩＡホール２０を介して電気的に接続
されている。
【００２４】また、最下部の金属配線層１８とＳｉウェ
ハ基板１６とは、必要に応じて、コンタクトホール２１
を介して電気的に接続されている。
【００２５】ここで、上記Ｓｉウェハ基板１６内の、上
記薄膜配線基板１７との境界部には選択的にＮ型拡散層
２２が作り込まれており、このＮ型拡散層２２とＰ型の
Ｓｉウェハ基板１６とで入力保護回路としてのＰＮ接合
保護ダイオードが形成されている。
【００２６】このＮ型拡散層２２は、必要に応じて、コ
ンタクトホール２３を介して上記薄膜配線基板１７内の
最下部の金属配線層１８と電気的に接続されている。
【００２７】また、上記薄膜配線基板１７内の、上記Ｓ
ｉウェハ基板１６との境界部近傍には、ＬＳＩチップ１
３の消費電流の変動による電源ノイズを低減する目的で
デカップリングキャパシタ２４が設けられている。
【００２８】そして、このキャパシタ２４の金属電極２
５は、必要に応じて、ＶＩＡホール２６を介して上記薄
膜配線基板１７内の金属配線層１８と電気的に接続され
ているとともに、コンタクトホール２７を介して上記Ｎ
型拡散層２２と電気的に接続されている。
【００２９】上記外部グランド電極１５は、ＬＳＩチッ
プ１３への電源供給のため、ボンディングワイヤ２８、
薄膜配線基板１７の表面の金属配線層１８、ＶＩＡホー
ル２０、薄膜配線基板１７内の金属配線層１８、ＶＩＡ
ホール２０、最下部の金属配線層１８、およびコンタク
トホール２１を経て、Ｓｉウェハ基板１６に電気的に接
続された後、さらにＬＳＩチップ１３のグランド電極に
同様な方式で接続されている。
【００３０】すなわち、Ｓｉウェハ基板１６が、コンタ
クトホール２１、薄膜配線基板１７内の最下部の金属配
線層１８、ＶＩＡホール２０、薄膜配線基板１７内の金
属配線層１８、ＶＩＡホール２０、薄膜配線基板１７の
表面の金属配線層１８、およびボンディングワイヤ２９
を経て、ＬＳＩチップ１３のグランド電極に電気的に接
続されて、上記外部グランド電極１５からＬＳＩチップ
１３への電源の供給が行われるようになっている。
【００３１】この場合、Ｓｉウェハ基板１６はグランド
プレーンを構成しており、電源配線のインダクタンスお
よび抵抗が増大するのを防ぐ役割を果たしている。
【００３２】一方、外部ＶＤＤ電極１４は、ボンディン
グワイヤ３０、薄膜配線基板１７の表面の金属配線層１
８、ＶＩＡホール２０、薄膜配線基板１７内の金属配線
層１８、ＶＩＡホール２０、最下部の金属配線層１８、
およびコンタクトホール２３を経て、Ｓｉウェハ基板１
６内のＮ型拡散層２２に電気的に接続されている。
【００３３】また、同様にして、Ｎ型拡散層２２が、コ
ンタクトホール２７、デカップリングキャパシタ２４の
金属電極２５、ＶＩＡホール２６、薄膜配線基板１７内
の金属配線層１８、ＶＩＡホール２０、薄膜配線基板１
７の表面の金属配線層１８、およびボンディングワイヤ
３１を経て、ＬＳＩチップ１３のＶＤＤ電極に電気的に
接続されて、上記外部ＶＤＤ電極１４からＬＳＩチップ
１３への電源の供給が行われるようになっている。
【００３４】この場合、デカップリングキャパシタ２４
の金属電極２５は電源プレーンを構成しており、電源配
線のインダクタンスおよび抵抗が増大するのを防ぐ役割
を果たしている。
【００３５】このような構造、つまり電源とグランドと
の間にデカップリングキャパシタ２４が構成されたＭＣ
Ｍにおいて、Ｓｉウェハ基板１６内の、薄膜配線基板１
７との境界部にＮ型拡散層２２を構成した場合、もし外
部ＶＤＤ電極１４に高電圧のノイズが加わると、Ｓｉウ
ェハ基板１６のＮ型拡散層２２とＰ型のＳｉウェハ基板
１６との間に形成されたＰＮ接合保護ダイオードが導通
状態となる。
【００３６】これにより、デカップリングキャパシタ２
４の金属電極２５とＳｉウェハ基板１６のグランドとの
間に加わる電圧を低減することができるため、外部から
瞬間的に高電圧ノイズが加わることによりキャパシタ２
４が破壊する、いわゆるＥＳＤ（Ｅｌｅｃｔｒｏ−Ｓｔ
ａｔｉｃ Ｄｅｓｔｒｕｃｔｉｏｎ）が起こるのを防止
できるものである。
【００３７】同様に、外部グランド電極１５に高電圧の
ノイズが加わった場合にも、Ｓｉウェハ基板１６のＮ型
拡散層２２とＰ型のＳｉウェハ基板１６との間に形成さ
れたＰＮ接合保護ダイオードが導通状態となり、ＥＳＤ
を防止することができる。
【００３８】この場合、ＰＮ接合保護ダイオードは、外
部ＶＤＤ電極１４，外部グランド電極１５から見てデカ
ップリングキャパシタ２４よりも近くに接続されている
方が、ＥＳＤ防止のための効果が大きい。
【００３９】図２は、ＭＣＭの上面側レイアウトの例を
示すものである。
【００４０】すなわち、外部の両電極１４，１５に対す
る、ＰＮ接合保護ダイオードとデカップリングキャパシ
タ２４との配置の位置関係としては、たとえばＮ型拡散
層２２を、外部ＶＤＤ電極１４および外部グランド電極
１５とデカップリングキャパシタ２４（具体的には、金
属電極２５）との間に、ガードリンク状に設けるのが最
も望ましい。
【００４１】なお、この第１の実施例においては、ＭＣ
Ｍの多層配線基板１１の製造の際に、あらかじめＰ型の
Ｓｉウェハ基板１６上に選択的にＮ型拡散層２２を形成
するのみで、簡単に構成することが可能である。
【００４２】次に、この発明の第２の実施例について説
明する。
【００４３】図３は、第２の実施例にかかるＭＣＭの構
造を概略的に示すものである。
【００４４】すなわち、本ＭＣＭは、多層配線基板１１
がパッケージのベッド１２上に搭載されるとともに、そ
の多層配線基板１１の表面に配設されたＬＳＩチップ
（便宜上、図には１つしか示していない）１３間の配
線、および外部ＶＤＤ電極１４，外部グランド電極１５
からＬＳＩチップ１３までの配線などを含んだ構成とさ
れている。
【００４５】上記多層配線基板１１は、たとえばＰ型の
Ｓｉウェハ基板１６と、このＳｉウェハ基板１６の表面
に形成された薄膜配線基板１７とからなっている。
【００４６】薄型配線基板１７は、たとえばアルミニウ
ム（Ａｌ）からなる複数の金属配線層１８と、この配線
層１８間を絶縁するシリコン酸化（ＳｉＯ2 ）膜１９と
を交互に積層して構成されるものである。
【００４７】そして、異なる金属配線層１８どうしは、
必要に応じて、ＶＩＡホール２０を介して電気的に接続
されている。
【００４８】また、最下部の金属配線層１８とＳｉウェ
ハ基板１６とは、必要に応じて、コンタクトホール２１
を介して電気的に接続されている。
【００４９】ここで、上記Ｓｉウェハ基板１６内の、上
記薄膜配線基板１７との境界部には選択的にＮ型拡散層
２２が作り込まれており、このＮ型拡散層２２とＰ型の
Ｓｉウェハ基板１６とで入力保護回路としてのＰＮ接合
保護ダイオードが形成されている。
【００５０】また、上記Ｓｉウェハ基板１６内の、上記
薄膜配線基板１７との境界部には選択的にドレイン拡散
層４１とソース拡散層４２とが作り込まれており、これ
ら両拡散層４１，４２とＰ型のＳｉウェハ基板１６とで
ＭＯＳトランジスタ４３が形成されている。
【００５１】そして、上記Ｎ型拡散層２２は、必要に応
じて、コンタクトホール２３を介して上記薄膜配線基板
１７内の最下部の金属配線層１８と電気的に接続される
とともに、コンタクトホール２７、薄膜配線基板１７内
の最下部の金属配線層１８、ＶＩＡホール２０、薄膜配
線基板１７内の金属配線層１８、およびＶＩＡホール３
２を経て、上記ＭＯＳトランジスタ４３のゲート電極４
４と電気的に接続されている。
【００５２】さらに、上記薄膜配線基板１７内の、上記
Ｓｉウェハ基板１６との境界部近傍には、ＬＳＩチップ
１３の消費電流の変動による電源ノイズを低減する目的
でデカップリングキャパシタ２４が設けられている。
【００５３】そして、このキャパシタ２４の金属電極２
５は、必要に応じて、ＶＩＡホール２６を介して上記薄
膜配線基板１７内の金属配線層１８と電気的に接続され
ているとともに、さらにＶＩＡホール２０、薄膜配線基
板１７の表面の金属配線層１８、およびボンディングワ
イヤ３１を経て、ＬＳＩチップ１３のＶＤＤ電極に電気
的に接続されている。
【００５４】上記外部グランド電極１５は、ＬＳＩチッ
プ１３への電源供給のため、ボンディングワイヤ２８、
薄膜配線基板１７の表面の金属配線層１８、ＶＩＡホー
ル２０、薄膜配線基板１７内の金属配線層１８、ＶＩＡ
ホール２０、最下部の金属配線層１８、およびコンタク
トホール２１を経て、Ｓｉウェハ基板１６に電気的に接
続された後、さらにＬＳＩチップ１３のグランド電極に
同様な方式で接続されている。
【００５５】すなわち、Ｓｉウェハ基板１６が、コンタ
クトホール２１、薄膜配線基板１７内の最下部の金属配
線層１８、ＶＩＡホール２０、薄膜配線基板１７内の金
属配線層１８、ＶＩＡホール２０、薄膜配線基板１７の
表面の金属配線層１８、およびボンディングワイヤ２９
を経て、ＬＳＩチップ１３のグランド電極に電気的に接
続されて、上記外部グランド電極１５からＬＳＩチップ
１３への電源の供給が行われるようになっている。
【００５６】この場合、Ｓｉウェハ基板１６はグランド
プレーンを構成しており、電源配線のインダクタンスお
よび抵抗が増大するのを防ぐ役割を果たしている。
【００５７】一方、外部ＶＤＤ電極１４は、ボンディン
グワイヤ３０、薄膜配線基板１７の表面の金属配線層１
８、ＶＩＡホール２０、薄膜配線基板１７内の金属配線
層１８、ＶＩＡホール２０、最下部の金属配線層１８、
およびコンタクトホール２３を経て、Ｓｉウェハ基板１
６内のＮ型拡散層２２に電気的に接続されているととも
に、上記の如く、ＭＯＳトランジスタ４３のゲート電極
４４にも電気的に接続されている。
【００５８】このような構造、つまり電源とグランドと
の間にデカップリングキャパシタ２４が構成されたＭＣ
Ｍにおいて、Ｓｉウェハ基板１６内の、薄膜配線基板１
７との境界部にＮ型拡散層２２およびＭＯＳトランジス
タ４３を構成した場合、もし外部ＶＤＤ電極１４に高電
圧のノイズが加わると、Ｓｉウェハ基板１６のＮ型拡散
層２２とＰ型のＳｉウェハ基板１６との間に形成された
ＰＮ接合保護ダイオードが導通状態となる。
【００５９】これにより、ＭＯＳトランジスタ４３のゲ
ート電極４４に瞬間的に加わる電圧を低減することがで
きるため、外部から瞬間的に高電圧ノイズが加わること
によりＭＯＳトランジスタ４３のゲート絶縁膜４５が破
壊する、いわゆるＥＳＤが起こるのを防止できるもので
ある。
【００６０】なお、この第２の実施例においては、ＭＣ
Ｍの多層配線基板１１の製造の際に、あらかじめＰ型の
Ｓｉウェハ基板１６上に選択的にＮ型拡散層２２とＭＯ
Ｓトランジスタ４３とを形成するのみで、簡単に構成す
ることが可能である。
【００６１】次に、この発明の第３の実施例について説
明する。
【００６２】図４は、第３の実施例にかかるＭＣＭの構
造を概略的に示すものである。
【００６３】すなわち、本ＭＣＭは、多層配線基板１１
がパッケージのベッド１２上に搭載されるとともに、そ
の多層配線基板１１の表面に配設されたＬＳＩチップ
（便宜上、図には１つしか示していない）１３間の配
線、および外部ＶＤＤ電極１４，外部グランド電極１５
からＬＳＩチップ１３までの配線などを含んだ構成とさ
れている。
【００６４】上記多層配線基板１１は、たとえばＰ型の
Ｓｉウェハ基板１６と、このＳｉウェハ基板１６の表面
に形成された薄膜配線基板１７とからなっている。
【００６５】薄型配線基板１７は、たとえばアルミニウ
ム（Ａｌ）からなる複数の金属配線層１８と、この配線
層１８間を絶縁するシリコン酸化（ＳｉＯ2 ）膜１９と
を交互に積層して構成されるものである。
【００６６】そして、異なる金属配線層１８どうしは、
必要に応じて、ＶＩＡホール２０を介して電気的に接続
されている。
【００６７】また、最下部の金属配線層１８とＳｉウェ
ハ基板１６とは、必要に応じて、コンタクトホール２１
を介して電気的に接続されている。
【００６８】ここで、上記Ｓｉウェハ基板１６内の、上
記薄膜配線基板１７との境界部には選択的にドレイン拡
散層４１とソース拡散層４２とが作り込まれており、こ
れら両拡散層４１，４２とＰ型のＳｉウェハ基板１６と
で入力保護回路としてのＭＯＳトランジスタ４３が形成
されている。
【００６９】そして、ＭＯＳトランジスタ４３のドレイ
ン拡散層４１は、コンタクトホール５１、薄膜配線基板
１７の最下部の金属配線層１８、およびＶＩＡホール５
２を介して、ＭＯＳトランジスタ４３のゲート電極４４
に電気的に接続されるとともに、図示破線で示す金属配
線層５３を介して、後述するデカップリングキャパシタ
２４の金属電極２５と電気的に接続されている。
【００７０】また、上記ＭＯＳトランジスタ４３のゲー
ト電極４４は、必要に応じて、ＶＩＡホール５４を介し
て薄膜配線基板１７の金属配線層１８と電気的に接続さ
れている。
【００７１】さらに、上記薄膜配線基板１７内の、上記
Ｓｉウェハ基板１６との境界部近傍には、ＬＳＩチップ
１３の消費電流の変動による電源ノイズを低減する目的
でデカップリングキャパシタ２４が設けられている。
【００７２】そして、このキャパシタ２４の金属電極２
５は、必要に応じて、上記したＭＯＳトランジスタ４３
のドレイン拡散層４１と接続されるとともに、ＶＩＡホ
ール２６、上記薄膜配線基板１７内の金属配線層１８、
ＶＩＡホール２０、薄膜配線基板１７の表面の金属配線
層１８、およびボンディングワイヤ３１を経て、ＬＳＩ
チップ１３のＶＤＤ電極に電気的に接続されている。
【００７３】上記外部グランド電極１５は、ＬＳＩチッ
プ１３への電源供給のため、ボンディングワイヤ２８、
薄膜配線基板１７の表面の金属配線層１８、ＶＩＡホー
ル２０、薄膜配線基板１７内の金属配線層１８、ＶＩＡ
ホール２０、最下部の金属配線層１８、およびコンタク
トホール２１を経て、Ｓｉウェハ基板１６に電気的に接
続された後、さらにＬＳＩチップ１３のグランド電極に
同様な方式で接続されている。
【００７４】すなわち、Ｓｉウェハ基板１６が、コンタ
クトホール２１、薄膜配線基板１７内の最下部の金属配
線層１８、ＶＩＡホール２０、薄膜配線基板１７内の金
属配線層１８、ＶＩＡホール２０、薄膜配線基板１７の
表面の金属配線層１８、およびボンディングワイヤ２９
を経て、ＬＳＩチップ１３のグランド電極に電気的に接
続されて、上記外部グランド電極１５からＬＳＩチップ
１３への電源の供給が行われるようになっている。
【００７５】この場合、Ｓｉウェハ基板１６はグランド
プレーンを構成しており、電源配線のインダクタンスお
よび抵抗が増大するのを防ぐ役割を果たしている。
【００７６】一方、外部ＶＤＤ電極１４は、ボンディン
グワイヤ３０、薄膜配線基板１７の表面の金属配線層１
８、ＶＩＡホール２０、薄膜配線基板１７内の金属配線
層１８、ＶＩＡホール５４、ＭＯＳトランジスタ４３の
ゲート電極４４、ＶＩＡホール５２、最下部の金属配線
層１８、およびコンタクトホール５１を経て、Ｓｉウェ
ハ基板１６内のＭＯＳトランジスタ４３のドレイン拡散
層４１に電気的に接続されている。
【００７７】また、外部ＶＤＤ電極１４は、上述の如
く、上記ＭＯＳトランジスタ４３のドレイン拡散層４１
を経て、デカップリングキャパシタ２４の金属電極２５
にも電気的に接続されている。
【００７８】そして、デカップリングキャパシタ２４の
金属電極２５が、上述の如く、ＬＳＩチップ１３のＶＤ
Ｄ電極に電気的に接続されることにより、上記外部ＶＤ
Ｄ電極１４からＬＳＩチップ１３への電源の供給が行わ
れるようになっている。
【００７９】この場合、デカップリングキャパシタ２４
の金属電極２５は電源プレーンを構成しており、電源配
線のインダクタンスおよび抵抗が増大するのを防ぐ役割
を果たしている。
【００８０】このような構造、つまり電源とグランドと
の間にデカップリングキャパシタ２４が構成されたＭＣ
Ｍにおいて、Ｓｉウェハ基板１６内の、薄膜配線基板１
７との境界部にＭＯＳトランジスタ４３を構成した場
合、もし外部ＶＤＤ電極１４に高電圧のノイズが加わる
と、ＭＯＳトランジスタ４３がオン状態となる。
【００８１】これにより、デカップリングキャパシタ２
４の金属電極２５とＳｉウェハ基板１６のグランドとの
間に瞬間的に加わる電圧を低減することができるため、
外部から瞬間的に高電圧ノイズが加わることによりキャ
パシタ２４が破壊する、いわゆるＥＳＤが起こるのを防
止できるものである。
【００８２】なお、この第３の実施例においては、ＭＣ
Ｍの多層配線基板１１の製造の際に、あらかじめＰ型の
Ｓｉウェハ基板１６上に選択的にＭＯＳトランジスタ４
３を形成するのみで、簡単に構成することが可能であ
る。
【００８３】ただし、この場合には、ＭＯＳトランジス
タ４３のゲート絶縁膜４５の膜厚を、キャバシタ２４の
絶縁膜の膜厚よりも大きく、しかも耐圧を高くすること
が必要である。
【００８４】次に、この発明の第４の実施例について説
明する。
【００８５】図５は、第４の実施例にかかるＭＣＭの構
造を概略的に示すものである。
【００８６】すなわち、本ＭＣＭは、多層配線基板１１
がパッケージのベッド１２上に搭載されるとともに、そ
の多層配線基板１１の表面に配設されたＬＳＩチップ
（便宜上、図には１つしか示していない）１３間の配
線、および外部ＶＤＤ電極１４，外部グランド電極１５
からＬＳＩチップ１３までの配線などを含んだ構成とさ
れている。
【００８７】上記多層配線基板１１は、たとえばＰ型の
Ｓｉウェハ基板（高濃度）１６と、このＳｉウェハ基板
１６の表面に形成されたそれよりも低濃度のエピタキシ
ャル成長層６１と、このエピタキシャル成長層６１の上
に堆積により形成された薄膜配線基板１７とからなって
いる。
【００８８】薄型配線基板１７は、たとえばアルミニウ
ム（Ａｌ）からなる複数の金属配線層１８と、この配線
層１８間を絶縁するシリコン酸化（ＳｉＯ2 ）膜１９と
を交互に積層して構成されるものである。
【００８９】そして、異なる金属配線層１８どうしは、
必要に応じて、ＶＩＡホール２０を介して電気的に接続
されている。
【００９０】また、最下部の金属配線層１８は、必要に
応じて、エピタキシャル成長層６１における高濃度Ｐ型
拡散層６１ａと、コンタクトホール２１を介して電気的
に接続されている。
【００９１】ここで、上記エピタキシャル成長層６１内
の、上記薄膜配線基板１７との境界部には選択的にドレ
イン拡散層４１とソース拡散層４２とが作り込まれてお
り、これらドレイン拡散層４１およびソース拡散層４２
とエピタキシャル成長層６１とでＭＯＳトランジスタ
（Ａｌゲート）４３が形成されている。
【００９２】このＭＯＳトランジスタ４３のドレイン拡
散層４１は、必要に応じて、コンタクトホール６２を介
してゲート電極４４と接続されるとともに、図示破線で
示す金属配線層６３を介して、後述するポリＳｉゲート
ＭＯＳトランジスタ７３のポリＳｉゲート電極７４と接
続されている。
【００９３】また、ＭＯＳトランジスタ４３のソース拡
散層４２は、必要に応じて、コンタクトホール６４、薄
膜配線基板１７内の最下部の金属配線層１８、およびコ
ンタクトホール６５を経て、エピタキシャル成長層６１
の高濃度Ｐ型拡散層６１ａと電気的に接続されている。
【００９４】上記エピタキシャル成長層６１内の、上記
薄膜配線基板１７との境界部には選択的にドレイン拡散
層７１とソース拡散層７２とが作り込まれており、これ
らドレイン拡散層７１およびソース拡散層７２とエピタ
キシャル成長層６１とでポリＳｉゲートＭＯＳトランジ
スタ７３が形成されている。
【００９５】上記薄膜配線基板１７内の、上記エピタキ
シャル成長層６１との境界部近傍には、ＬＳＩチップ１
３の消費電流の変動による電源ノイズを低減する目的で
デカップリングキャパシタ２４が設けられている。
【００９６】そして、このキャパシタ２４の金属電極２
５は、必要に応じて、ＶＩＡホール２６を介して上記薄
膜配線基板１７内の金属配線層１８と電気的に接続され
るとともに、さらにＶＩＡホール２０、上記薄膜配線基
板１７の表面の金属配線層１８、およびボンディングワ
イヤ３１を介して前記半導体チップ１３のＶＤＤ電極に
電気的に接続されている。
【００９７】上記外部グランド電極１５は、ＬＳＩチッ
プ１３への電源供給のため、ボンディングワイヤ２８、
薄膜配線基板１７の表面の金属配線層１８、ＶＩＡホー
ル２０、薄膜配線基板１７内の金属配線層１８、ＶＩＡ
ホール２０、最下部の金属配線層１８、およびコンタク
トホール２１を経て、エピタキシャル成長層６１の高濃
度Ｐ型拡散層６１ａと電気的に接続されるとともに、こ
の高濃度Ｐ型拡散層６１ａを介して、Ｓｉウェハ基板１
６と電気的に接続されている。
【００９８】そして、さらに、ＬＳＩチップ１３のグラ
ンド電極に同様な方式で、つまりＳｉウェハ基板１６
が、エピタキシャル成長層６１の高濃度Ｐ型拡散層６１
ａ、コンタクトホール２１、薄膜配線基板１７内の最下
部の金属配線層１８、ＶＩＡホール２０、薄膜配線基板
１７内の金属配線層１８、ＶＩＡホール２０、薄膜配線
基板１７の表面の金属配線層１８、およびボンディング
ワイヤ２９を経て、ＬＳＩチップ１３のグランド電極に
電気的に接続されて、上記外部グランド電極１５からＬ
ＳＩチップ１３への電源の供給が行われるようになって
いる。
【００９９】この場合、Ｓｉウェハ基板１６はグランド
プレーンを構成しており、電源配線のインダクタンスお
よび抵抗が増大するのを防ぐ役割を果たしている。
【０１００】一方、外部ＶＤＤ電極１４は、ボンディン
グワイヤ３０、薄膜配線基板１７の表面の金属配線層１
８、ＶＩＡホール２０、薄膜配線基板１７内の金属配線
層１８、ＶＩＡホール５４、ＭＯＳトランジスタ４３の
ゲート電極４４、およびコンタクトホール６２を経て、
エピタキシャル成長層６１内に形成されたＭＯＳトラン
ジスタ４３のドレイン拡散層４１に電気的に接続されて
いる。
【０１０１】また、外部ＶＤＤ電極１４は、上述の如
く、上記ＭＯＳトランジスタ４３のドレイン拡散層４１
を経て、ポリＳｉゲートＭＯＳトランジスタ７３のポリ
Ｓｉゲート電極７４にも電気的に接続されている。
【０１０２】このような構造、つまり電源とグランドと
の間にデカップリングキャパシタ２４が構成されたＭＣ
Ｍにおいて、エピタキシャル成長層６１内の、薄膜配線
基板１７との境界部にＭＯＳトランジスタ４３，７３を
構成した場合、もし外部ＶＤＤ電極１４に高電圧のノイ
ズが加わると、ＭＯＳトランジスタ４３がオン状態とな
る。
【０１０３】これにより、ポリＳｉゲートＭＯＳトラン
ジスタ７３のポリＳｉゲート電極７４に瞬間的に加わる
電圧を低減することができるため、外部から瞬間的に高
電圧ノイズが加わることによりポリＳｉゲートＭＯＳト
ランジスタ７３が破壊する、いわゆるＥＳＤが起こるの
を防止できるものである。
【０１０４】なお、この第４の実施例においては、ＭＣ
Ｍの多層配線基板１１の製造の際に、あらかじめＰ型の
Ｓｉウェハ基板１６上に選択的にエピタキシャル成長層
６１、ＭＯＳトランジスタ４３、およびポリＳｉゲート
ＭＯＳトランジスタ７３を形成する各工程を追加するだ
けで、簡単に構成することが可能である。
【０１０５】しかも、本実施例の場合には、エピタキシ
ャル成長層６１の濃度を下げることが可能であるため、
ポリＳｉゲートＭＯＳトランジスタ７３はスイッチング
素子として機能する、つまりＭＯＳトランジスタ７３の
しきい値電圧は小さな値に制御できる。
【０１０６】次に、この発明の第５の実施例について説
明する。
【０１０７】図６は、第５の実施例にかかるＭＣＭの構
造を概略的に示すものである。
【０１０８】すなわち、本ＭＣＭは、多層配線基板１１
がパッケージのベッド１２上に搭載されるとともに、そ
の多層配線基板１１の表面に配設されたＬＳＩチップ
（便宜上、図には１つしか示していない）１３間の配
線、および外部ＶＤＤ電極１４，外部グランド電極１５
からＬＳＩチップ１３までの配線などを含んだ構成とさ
れている。
【０１０９】上記多層配線基板１１は、たとえばＰ型の
Ｓｉウェハ基板１６と、このＳｉウェハ基板１６の表面
に形成された薄膜配線基板１７とからなっている。
【０１１０】薄型配線基板１７は、たとえばアルミニウ
ム（Ａｌ）からなる複数の金属配線層１８と、この配線
層１８間を絶縁するシリコン酸化（ＳｉＯ2 ）膜１９と
を交互に積層するとともに、上記Ｓｉウェハ基板１６と
の境界部近傍に、ＬＳＩチップ１３の消費電流の変動に
よる電源ノイズを低減する目的で、上部金属電極８２お
よび下部金属電極８３からなるデカップリングキャパシ
タ８１を有して構成されるものである。
【０１１１】そして、異なる金属配線層１８どうしは、
必要に応じて、ＶＩＡホール２０を介して電気的に接続
されている。
【０１１２】また、最下部の金属配線層１８は、必要に
応じて、コンタクトホール８４を介して上記デカップリ
ングキャパシタ８１の下部金属電極８３と電気的に接続
されている。
【０１１３】さらに、このデカップリングキャパシタ８
１の下部金属電極８３は、必要に応じて、コンタクトホ
ール８５を介して上記Ｓｉウェハ基板１６と電気的に接
続されている。
【０１１４】ここで、上記Ｓｉウェハ基板１６内の、上
記薄膜配線基板１７との境界部には選択的にＮ型拡散層
２２が作り込まれており、このＮ型拡散層２２とＰ型の
Ｓｉウェハ基板１６とで入力保護回路としてのＰＮ接合
保護ダイオードが形成されている。
【０１１５】このＮ型拡散層２２は、必要に応じて、コ
ンタクトホール２３を介して上記薄膜配線基板１７内の
最下部の金属配線層１８と電気的に接続されるととも
に、コンタクトホール８６、上記薄膜配線基板１７内の
最下部の金属配線層１８、およびＶＩＡホール８７を経
て、上記デカップリングキャパシタ８１の上部金属電極
８２と電気的に接続されている。
【０１１６】そして、このキャパシタ８１の上部金属電
極８２は、必要に応じて、ＶＩＡホール８８を介して上
記薄膜配線基板１７内の金属配線層１８と電気的に接続
されている。
【０１１７】上記外部グランド電極１５は、ＬＳＩチッ
プ１３への電源供給のため、ボンディングワイヤ２８、
薄膜配線基板１７の表面の金属配線層１８、ＶＩＡホー
ル２０、薄膜配線基板１７内の金属配線層１８、ＶＩＡ
ホール２０、最下部の金属配線層１８、ＶＩＡホール８
４、デカップリングキャパシタ８１の下部金属電極８
３、およびコンタクトホール８５を経て、Ｓｉウェハ基
板１６に電気的に接続されるとともに、さらにＬＳＩチ
ップ１３のグランド電極にも同様な方式で接続されてい
る。
【０１１８】すなわち、デカップリングキャパシタ８１
の下部金属電極８３が、ＶＩＡホール８４、薄膜配線基
板１７内の最下部の金属配線層１８、ＶＩＡホール２
０、薄膜配線基板１７内の金属配線層１８、ＶＩＡホー
ル２０、薄膜配線基板１７の表面の金属配線層１８、お
よびボンディングワイヤ２９を経て、ＬＳＩチップ１３
のグランド電極に電気的に接続されて、上記外部グラン
ド電極１５からＬＳＩチップ１３への電源の供給が行わ
れるようになっている。
【０１１９】この場合、デカップリングキャパシタ８１
の下部金属電極８３はグランドプレーンを構成してお
り、電源配線のインダクタンスおよび抵抗が増大するの
を防ぐ役割を果たしている。
【０１２０】一方、外部ＶＤＤ電極１４は、ボンディン
グワイヤ３０、薄膜配線基板１７の表面の金属配線層１
８、ＶＩＡホール２０、薄膜配線基板１７内の金属配線
層１８、ＶＩＡホール２０、下部の金属配線層１８、Ｖ
ＩＡホール２０、最下部の金属配線層１８、およびコン
タクトホール２３を経て、Ｓｉウェハ基板１６内のＮ型
拡散層２２に電気的に接続されている。
【０１２１】また、同様にして、Ｎ型拡散層２２が、コ
ンタクトホール８６、薄膜配線基板１７の最下部の金属
配線層１８、ＶＩＡホール８７、デカップリングキャパ
シタ８１の上部金属電極８２、ＶＩＡホール８８、薄膜
配線基板１７内の金属配線層１８、ＶＩＡホール２０、
薄膜配線基板１７の表面の金属配線層１８、およびボン
ディングワイヤ３１を経て、ＬＳＩチップ１３のＶＤＤ
電極に電気的に接続されて、上記外部ＶＤＤ電極１４か
らＬＳＩチップ１３への電源の供給が行われるようにな
っている。
【０１２２】この場合、デカップリングキャパシタ８１
の上部金属電極８２は電源プレーンを構成しており、電
源配線のインダクタンスおよび抵抗が増大するのを防ぐ
役割を果たしている。
【０１２３】このような構造、つまり電源とグランドと
の間にデカップリングキャパシタ８１が構成されたＭＣ
Ｍにおいて、Ｓｉウェハ基板１６内の、薄膜配線基板１
７との境界部にＮ型拡散層２２を構成した場合、もし外
部ＶＤＤ電極１４に高電圧のノイズが加わると、Ｓｉウ
ェハ基板１６のＮ型拡散層２２とＰ型のＳｉウェハ基板
１６との間に形成されたＰＮ接合保護ダイオードが導通
状態となる。
【０１２４】これにより、デカップリングキャパシタ８
１の上部金属電極８２と下部金属電極８３との間に瞬間
的に加わる電圧を低減することができるため、外部から
瞬間的に高電圧ノイズが加わることによりキャパシタ８
１が破壊する、いわゆるＥＳＤが起こるのを防止できる
ものである。
【０１２５】この場合、下部金属電極８３によりグラン
ドプレーンを構成しているため、先の第１の実施例に比
べて抵抗が小さくてすみ、その分、電源配線抵抗を低減
することができる。
【０１２６】なお、この第５の実施例においては、ＭＣ
Ｍの多層配線基板１１の製造の際に、あらかじめＰ型の
Ｓｉウェハ基板１６上に選択的にＮ型拡散層２２、およ
びデカップリングキャパシタ８１の上部金属電極８２と
の接続のためのコンタクトホール８６を形成する各工程
を追加するだけで、簡単に構成することが可能である。
【０１２７】次に、この発明の第６の実施例について説
明する。
【０１２８】図７は、第６の実施例にかかるＭＣＭの構
造を概略的に示すものである。
【０１２９】すなわち、本ＭＣＭは、多層配線基板１１
がパッケージのベッド１２上に搭載されるとともに、そ
の多層配線基板１１の表面に配設されたＬＳＩチップ
（便宜上、図には１つしか示していない）１３間の配
線、および外部ＶＤＤ電極１４，外部グランド電極１５
からＬＳＩチップ１３までの配線などを含んだ構成とさ
れている。
【０１３０】上記多層配線基板１１は、たとえばＰ型の
Ｓｉウェハ基板１６と、このＳｉウェハ基板１６の表面
に形成された薄膜配線基板１７とからなっている。
【０１３１】薄型配線基板１７は、たとえばアルミニウ
ム（Ａｌ）からなる複数の金属配線層１８と、この配線
層１８間を絶縁するシリコン酸化（ＳｉＯ2 ）膜１９と
を交互に積層するとともに、上記Ｓｉウェハ基板１６と
の境界部近傍に、ＬＳＩチップ１３の消費電流の変動に
よる電源ノイズを低減する目的で、上部金属電極８２お
よび下部金属電極８３からなるデカップリングキャパシ
タ８１を有して構成されるものである。
【０１３２】そして、異なる金属配線層１８どうしは、
必要に応じて、ＶＩＡホール２０を介して電気的に接続
されている。
【０１３３】また、最下部の金属配線層１８は、必要に
応じて、コンタクトホール８４を介して上記デカップリ
ングキャパシタ８１の下部金属電極８３と電気的に接続
されている。
【０１３４】ここで、上記Ｓｉウェハ基板１６内の、上
記薄膜配線基板１７との境界部には選択的にＮ型拡散層
２２が作り込まれており、このＮ型拡散層２２とＰ型の
Ｓｉウェハ基板１６とで入力保護回路としてのＰＮ接合
保護ダイオードが形成されている。
【０１３５】この場合、上記Ｎ型拡散層２２は、後述す
るコンタクトホールの形成と同時に、つまりセルフアラ
インで拡散形成される。
【０１３６】このＮ型拡散層２２は、必要に応じて、コ
ンタクトホール２３を介して上記薄膜配線基板１７内の
最下部の金属配線層１８と電気的に接続され、さらにＶ
ＩＡホール８７を経て、上記デカップリングキャパシタ
８１の上部金属電極８２と電気的に接続されている。
【０１３７】そして、このキャパシタ８１の上部金属電
極８２は、必要に応じて、ＶＩＡホール８８を介して上
記薄膜配線基板１７内の金属配線層１８と電気的に接続
されている。
【０１３８】上記外部グランド電極１５は、ＬＳＩチッ
プ１３への電源供給のため、ボンディングワイヤ２８、
薄膜配線基板１７の表面の金属配線層１８、ＶＩＡホー
ル２０、薄膜配線基板１７内の金属配線層１８、ＶＩＡ
ホール２０、最下部の金属配線層１８、およびＶＩＡホ
ール８４を経て、デカップリングキャパシタ８１の下部
金属電極８３に電気的に接続されるとともに、ＬＳＩチ
ップ１３のグランド電極にも同様な方式で接続されてい
る。
【０１３９】すなわち、デカップリングキャパシタ８１
の下部金属電極８３が、ＶＩＡホール８４、薄膜配線基
板１７内の最下部の金属配線層１８、ＶＩＡホール２
０、薄膜配線基板１７内の金属配線層１８、ＶＩＡホー
ル２０、薄膜配線基板１７の表面の金属配線層１８、お
よびボンディングワイヤ２９を経て、ＬＳＩチップ１３
のグランド電極に電気的に接続されて、上記外部グラン
ド電極１５からＬＳＩチップ１３への電源の供給が行わ
れるようになっている。
【０１４０】この場合、デカップリングキャパシタ８１
の下部金属電極８３はグランドプレーンを構成してお
り、電源配線のインダクタンスおよび抵抗が増大するの
を防ぐ役割を果たしている。
【０１４１】また、上記外部グランド電極１５は、ボン
ディングワイヤ９１を介して上記Ｓｉウェハ基板１６と
電気的に接続されている。
【０１４２】一方、外部ＶＤＤ電極１４は、ボンディン
グワイヤ３０、薄膜配線基板１７の表面の金属配線層１
８、ＶＩＡホール２０、薄膜配線基板１７内の金属配線
層１８、ＶＩＡホール２０、下部の金属配線層１８、Ｖ
ＩＡホール２０、最下部の金属配線層１８、およびコン
タクトホール２３を経て、Ｓｉウェハ基板１６内のＮ型
拡散層２２に電気的に接続されている。
【０１４３】また、同様にして、Ｎ型拡散層２２が、上
記コンタクトホール２３、薄膜配線基板１７の最下部の
金属配線層１８、ＶＩＡホール８７、デカップリングキ
ャパシタ８１の上部金属電極８２、ＶＩＡホール８８、
薄膜配線基板１７内の金属配線層１８、ＶＩＡホール２
０、薄膜配線基板１７の表面の金属配線層１８、および
ボンディングワイヤ３１を経て、ＬＳＩチップ１３のＶ
ＤＤ電極に電気的に接続されて、上記外部ＶＤＤ電極１
４からＬＳＩチップ１３への電源の供給が行われるよう
になっている。
【０１４４】この場合、デカップリングキャパシタ８１
の上部金属電極８２は電源プレーンを構成しており、電
源配線のインダクタンスおよび抵抗が増大するのを防ぐ
役割を果たしている。
【０１４５】このような構造、つまり電源とグランドと
の間にデカップリングキャパシタ８１が構成されたＭＣ
Ｍにおいて、Ｓｉウェハ基板１６内の、薄膜配線基板１
７との境界部にＮ型拡散層２２を構成した場合、もし外
部ＶＤＤ電極１４に高電圧のノイズが加わると、Ｓｉウ
ェハ基板１６のＮ型拡散層２２とＰ型のＳｉウェハ基板
１６との間に形成されたＰＮ接合保護ダイオードが導通
状態となる。
【０１４６】これにより、デカップリングキャパシタ８
１の上部金属電極８２と下部金属電極８３との間に瞬間
的に加わる電圧を低減することができるため、外部から
瞬間的に高電圧ノイズが加わることによりキャパシタ８
１が破壊する、いわゆるＥＳＤが起こるのを防止できる
ものである。
【０１４７】しかも、Ｎ型拡散層２２とコンタクトホー
ル２３とをセルフアラインで構成するようにしているた
め、前述した第５の実施例に比べて、パターニングの際
のマスクのステップ数を１つ少なくできる。
【０１４８】しかし、ベッド１２へのボンディング工程
と、ベッド１２とＳｉウェハ基板１６との良好な電気的
接続が得られるようにするための、Ｓｉウェハ基板１６
の裏面へのメタル層９２の形成が必要となる。
【０１４９】上記したように、デカップリングキャパシ
タやＭＯＳトランジスタに加えられる電圧の絶対値が一
定値以上になるのを阻止できるようにしている。
【０１５０】すなわち、ＭＣＭ内に入力保護用のダイオ
ードまたはトランジスタを作り込むことにより、外部か
ら瞬間的に加わる高電圧を低減できるようにしている。
これにより、外部から瞬間的に加わる高電圧ノイズによ
る破壊からデカップリングキャパシタやＭＯＳトランジ
スタを保護することが可能となる。したがって、ＥＳＤ
の発生を防止し得、信頼性の高いＭＣＭとすることがで
きるものである。
【０１５１】なお、上記した３，４の実施例では、ＭＯ
Ｓダイオードを例に説明したが、これに限らず、たとえ
ばフィールドトランジスタでも同様に実施可能である。
【０１５２】その他、この発明の要旨を変えない範囲に
おいて、種々変形実施可能なことは勿論である。
【０１５３】
【発明の効果】以上、詳述したようにこの発明によれ
ば、ＥＳＤの発生を防止でき、高い信頼性を確保するこ
とが可能な半導体装置を提供できる。
【図面の簡単な説明】
【図１】この発明の第１の実施例にかかるＭＣＭの概略
構成を示す断面図。
【図２】同じく、ＭＣＭのレイアウトの概略を示す図。
【図３】この発明の第２の実施例にかかるＭＣＭの概略
構成を示す断面図。
【図４】この発明の第３の実施例にかかるＭＣＭの概略
構成を示す断面図。
【図５】この発明の第４の実施例にかかるＭＣＭの概略
構成を示す断面図。
【図６】この発明の第５の実施例にかかるＭＣＭの概略
構成を示す断面図。
【図７】この発明の第６の実施例にかかるＭＣＭの概略
構成を示す断面図。
【図８】従来技術とその問題点を説明するために示すＭ
ＣＭの断面図。
【符号の説明】
１１…多層配線基板、１２…ベッド、１３…ＬＳＩチッ
プ、１４…外部ＶＤＤ電極、１５…外部グランド電極、
１６…Ｓｉウェハ基板、１７…薄膜配線基板、１８，５
３，６３…金属配線層、１９…シリコン酸化膜、２０，
２６，３２，５２，５４，８７，８８…ＶＩＡホール、
２１，２３，２７，５１，６２，６４，６５，８４，８
５，８６…コンタクトホール、２２…Ｎ型拡散層、２
４，８１…デカップリングキャパシタ、２５…金属電
極、２８，２９，３０，３１，９１…ボンディングワイ
ヤ、４１，７１…ドレイン拡散層、４２，７２…ソース
拡散層、４３…ＭＯＳトランジスタ、４４…ゲート電
極、４５…ゲート絶縁膜、６１…エピタキシャル成長
層、６１ａ…高濃度Ｐ型拡散層、７３…ポリＳｉゲート
ＭＯＳトランジスタ、７４…ポリＳｉゲート電極、８２
…上部金属電極、８３…下部金属電極、９２…メタル
層。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−52446（ＪＰ，Ａ) 特開 平５−36857（ＪＰ，Ａ) 特開 平１−214225（ＪＰ，Ａ) 特開 昭63−29964（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/00 - 27/04

Claims (4)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体基板の表面に、薄膜配線層と絶縁
    層とを積層して薄膜配線基板を形成してなる多層配線基
    板と、 この多層配線基板上に配設された複数の半導体チップ
    と、前記半導体基板と前記薄膜配線層とからなり、前記半導
    体チップの電源電極に電気的に接続されている外部電源
    と前記半導体チップのグランド電極に電気的に接続され
    ている外部グランドとの間に形成された、前記 半導体チ
    ップの消費電流の変動による電源ノイズを低減するコン
    デンサ素子と、前記半導体基板に設けられ、 前記外部電源と前記コンデ
    ンサ素子との間に接続された、外部から加わる高電圧ノ
    イズから前記コンデンサ素子を保護する入力保護回路と
    を具備したことを特徴とする半導体装置。
  2. 【請求項２】 前記コンデンサ素子は、前記半導体基板
    と２層の前記薄膜配線層とからなることを特徴とする請
    求項１に記載の半導体装置。
  3. 【請求項３】 前記入力保護回路は、前記半導体基板内
    の前記薄膜配線基板との境界領域に形成され、前記半導
    体チップの前記電源電極と前記外部電源とを電気的に接
    続している、前記半導体基板と逆導電型の不純物拡散層
    と、前記半導体基板とからなるＰＮ接合保護ダイオード
    であることを特徴とする請求項１または２に記載の半導
    体装置。
  4. 【請求項４】 前記入力保護回路は、前記半導体基板の
    前記薄膜配線基板との境界領域に形成され、前記外部電
    源に電気的に接続されたドレイン拡散層と、該ドレイン
    拡散層に接続されたゲート電極と、前記半導体基板に電
    気的に接続されたソース拡散層とを有するＭＯＳトラン
    ジスタであることを特徴とする請求項１または２に記載
    の半導体装置。
JP8291193A 1993-04-09 1993-04-09 半導体装置 Expired - Fee Related JP3441104B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP8291193A JP3441104B2 (ja) 1993-04-09 1993-04-09 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP8291193A JP3441104B2 (ja) 1993-04-09 1993-04-09 半導体装置

Publications (2)

Publication Number Publication Date
JPH06295981A JPH06295981A (ja) 1994-10-21
JP3441104B2 true JP3441104B2 (ja) 2003-08-25

Family

ID=13787442

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8291193A Expired - Fee Related JP3441104B2 (ja) 1993-04-09 1993-04-09 半導体装置

Country Status (1)

Country Link
JP (1) JP3441104B2 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
AU6413199A (en) * 1998-10-02 2000-04-26 Raytheon Company Embedded capacitor multi-chip modules
WO2016136411A1 (ja) * 2015-02-27 2016-09-01 株式会社村田製作所 キャパシタおよび電子機器

Also Published As

Publication number Publication date
JPH06295981A (ja) 1994-10-21

Similar Documents

Publication Publication Date Title
US7232705B2 (en) Integrated circuit bond pad structures and methods of making
EP0465227B1 (en) Composite integrated circuit device
US6858885B2 (en) Semiconductor apparatus and protection circuit
KR100876881B1 (ko) 반도체 소자의 패드부
US7863652B2 (en) Semiconductor integrated circuit device
US20020179945A1 (en) Power semiconductor device
US8723257B2 (en) ESD protection device having reduced equivalent capacitance
US8188566B2 (en) Semiconductor integrated circuit device
JP3116916B2 (ja) 回路装置、その製造方法
JP3217336B2 (ja) 半導体装置
JP3147849B2 (ja) 半導体集積回路装置の保護回路
JP3441104B2 (ja) 半導体装置
US6730985B2 (en) Semiconductor integrated circuit device
JP2611639B2 (ja) 半導体装置
JP3211871B2 (ja) 入出力保護回路
KR20030093115A (ko) 반도체 집적 회로 장치
JPS6221018Y2 (ja)
JP3134443B2 (ja) 半導体入力保護装置
JPH06188369A (ja) 静電気破壊防止層を有する半導体回路
CN116013920A (zh) 半导体器件、半导体器件的制作方法及电子设备
JPH10125907A (ja) 保護回路付きｍｏｓ電界効果型トランジスタ
JPS63143836A (ja) 半導体装置
JP2000307109A5 (ja)
JP2001102531A (ja) 半導体装置およびその製造方法
JPS62274654A (ja) 入力保護装置

Legal Events

Date Code Title Description
FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090620

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090620

Year of fee payment: 6

FPAY Renewal fee payment (prs date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100620

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees