JPH10125907A - 保護回路付きｍｏｓ電界効果型トランジスタ - Google Patents
保護回路付きｍｏｓ電界効果型トランジスタInfo
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- JPH10125907A JPH10125907A JP8275819A JP27581996A JPH10125907A JP H10125907 A JPH10125907 A JP H10125907A JP 8275819 A JP8275819 A JP 8275819A JP 27581996 A JP27581996 A JP 27581996A JP H10125907 A JPH10125907 A JP H10125907A
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- 230000005669 field effect Effects 0.000 title claims abstract description 14
- 230000001681 protective effect Effects 0.000 title abstract description 5
- 239000004065 semiconductor Substances 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 229910052751 metal Inorganic materials 0.000 claims description 6
- 239000002184 metal Substances 0.000 claims description 6
- 239000000463 material Substances 0.000 claims description 3
- 238000011084 recovery Methods 0.000 abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 15
- 229920005591 polysilicon Polymers 0.000 abstract description 15
- 230000003071 parasitic effect Effects 0.000 abstract description 14
- 229910052782 aluminium Inorganic materials 0.000 abstract description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 abstract description 11
- 239000004411 aluminium Substances 0.000 abstract 1
- 239000012535 impurity Substances 0.000 description 4
- 230000005611 electricity Effects 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000002457 bidirectional effect Effects 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000010410 layer Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7803—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device
- H01L29/7808—Vertical DMOS transistors, i.e. VDMOS transistors structurally associated with at least one other device the other device being a breakdown diode, e.g. Zener diode
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Abstract
(57)【要約】
【課題】 抵抗体の配置の自由度を向上させ、その抵抗
値を最適化することによりスイッチング速度を向上させ
ると共に、寄生ダイオードに伴うスイッチング時の回復
時間の特性向上を図ることができる保護回路付きＭＯＳ
ＦＥＴを提供する。 【解決手段】 半導体基板１１と、該半導体基板に形成
されたＭＯＳ電界効果型トランジスタ（トランジスタセ
ル１５ａ）と、該トランジスタのゲート１とゲート電極
パッド３との間に直列に接続される抵抗体２および該電
極パッドと前記トランジスタのソースとの間に接続され
るダイオード６からなるゲート絶縁膜を保護する保護回
路とを有し、前記ゲートおよび抵抗体が、たとえばポリ
シリコンからなると共に、それぞれ分離して形成され、
前記ゲートと抵抗体とがコンタクト５を介してアルミニ
ウム配線４ａにより電気的に接続されている。
値を最適化することによりスイッチング速度を向上させ
ると共に、寄生ダイオードに伴うスイッチング時の回復
時間の特性向上を図ることができる保護回路付きＭＯＳ
ＦＥＴを提供する。 【解決手段】 半導体基板１１と、該半導体基板に形成
されたＭＯＳ電界効果型トランジスタ（トランジスタセ
ル１５ａ）と、該トランジスタのゲート１とゲート電極
パッド３との間に直列に接続される抵抗体２および該電
極パッドと前記トランジスタのソースとの間に接続され
るダイオード６からなるゲート絶縁膜を保護する保護回
路とを有し、前記ゲートおよび抵抗体が、たとえばポリ
シリコンからなると共に、それぞれ分離して形成され、
前記ゲートと抵抗体とがコンタクト５を介してアルミニ
ウム配線４ａにより電気的に接続されている。
Description
【０００１】
【発明の属する技術分野】本発明はゲート絶縁膜を保護
する抵抗体およびダイオードからなる保護回路が設けら
れた絶縁ゲート型であるＭＯＳ電界効果型トランジスタ
に関する。さらに詳しくは、保護回路が設けられてもス
イッチング速度が速く、かつ、寄生ダイオードの回復時
間の早いＭＯＳ電界効果型トランジスタに関する。
する抵抗体およびダイオードからなる保護回路が設けら
れた絶縁ゲート型であるＭＯＳ電界効果型トランジスタ
に関する。さらに詳しくは、保護回路が設けられてもス
イッチング速度が速く、かつ、寄生ダイオードの回復時
間の早いＭＯＳ電界効果型トランジスタに関する。
【０００２】
【従来の技術】電子機器の低電圧駆動化に伴い、ＭＯＳ
電界効果型トランジスタ（以下、ＭＯＳＦＥＴという）
のゲート絶縁膜も薄膜化の傾向にある。ゲート絶縁膜の
薄膜化に伴い、ゲート電極パッドを介して外部から侵入
する静電気に対するゲート絶縁膜の静電破壊耐量の向上
のため、ゲートに保護回路が設けられる場合がある。こ
のようなゲート絶縁膜の保護のための回路は、たとえば
図３に等価回路が示されるように、ＭＯＳＦＥＴのゲー
トＧとゲート電極パッドＧＰＡＤとの間にポリシリコン
などからなる抵抗体Ｒと、ゲート電極パッドＧＰＡＤと
ソースＳとの間に接続される双方向のツェナーダイオー
ドＤｘとからなっている場合が一般的である。なお、図
３において、ＤはＭＯＳＦＥＴのドレインを示す。
電界効果型トランジスタ（以下、ＭＯＳＦＥＴという）
のゲート絶縁膜も薄膜化の傾向にある。ゲート絶縁膜の
薄膜化に伴い、ゲート電極パッドを介して外部から侵入
する静電気に対するゲート絶縁膜の静電破壊耐量の向上
のため、ゲートに保護回路が設けられる場合がある。こ
のようなゲート絶縁膜の保護のための回路は、たとえば
図３に等価回路が示されるように、ＭＯＳＦＥＴのゲー
トＧとゲート電極パッドＧＰＡＤとの間にポリシリコン
などからなる抵抗体Ｒと、ゲート電極パッドＧＰＡＤと
ソースＳとの間に接続される双方向のツェナーダイオー
ドＤｘとからなっている場合が一般的である。なお、図
３において、ＤはＭＯＳＦＥＴのドレインを示す。
【０００３】この抵抗体は、一般にＭＯＳＦＥＴが形成
される半導体基板の表面にポリシリコンにて形成され
る。一方、ＭＯＳＦＥＴのゲートもゲート絶縁膜上にポ
リシリコンにて抵抗体と同じ層で形成される。そのた
め、この種のゲート絶縁膜の保護回路を有するＭＯＳＦ
ＥＴは、図４に保護回路部の平面図が示されるように、
ＭＯＳＦＥＴ本体のゲート２１と保護回路用の抵抗体２
２とは、抵抗体２２の一端部を介してポリシリコン膜に
より連続して一体的に設けられている。また、抵抗体２
２の他端側は、ゲート電極パッド２３とアルミニウム配
線２４などにより、コンタクト２５を介して電気的に接
続されている。
される半導体基板の表面にポリシリコンにて形成され
る。一方、ＭＯＳＦＥＴのゲートもゲート絶縁膜上にポ
リシリコンにて抵抗体と同じ層で形成される。そのた
め、この種のゲート絶縁膜の保護回路を有するＭＯＳＦ
ＥＴは、図４に保護回路部の平面図が示されるように、
ＭＯＳＦＥＴ本体のゲート２１と保護回路用の抵抗体２
２とは、抵抗体２２の一端部を介してポリシリコン膜に
より連続して一体的に設けられている。また、抵抗体２
２の他端側は、ゲート電極パッド２３とアルミニウム配
線２４などにより、コンタクト２５を介して電気的に接
続されている。
【０００４】一方、ＭＯＳＦＥＴが複数のトランジスタ
セルからなる縦形ＭＯＳＦＥＴでは、これらのゲート電
極パッド２３やダイオードなどは、各セルが形成される
ウェルと同じ導電型のウェル領域が形成された半導体基
板表面の絶縁膜上に形成される。このウェル領域は半導
体基板との間に寄生のダイオードを形成し、ウェル領域
に電荷（またはホール、以下同じ）が保持されることに
より、寄生ダイオードの回復時間Ｔｒｒが大きくなる。
このウェル領域はトランジスタセルのウェルより面積的
に非常に大きく、チャージされる電荷量も多く、セル側
に流れるとセルを破壊する場合もある。この回復時間を
小さくするため、ウェル領域にコンタクトを設け、トラ
ンジスタのセル群のソースと接続することにより、電荷
をディスチャージする場合があるが、そのコンタクトが
設けられる場所がセルの間隔と同程度の間隔で設けられ
るなどの適切な位置および間隔で設けられる必要があ
る。
セルからなる縦形ＭＯＳＦＥＴでは、これらのゲート電
極パッド２３やダイオードなどは、各セルが形成される
ウェルと同じ導電型のウェル領域が形成された半導体基
板表面の絶縁膜上に形成される。このウェル領域は半導
体基板との間に寄生のダイオードを形成し、ウェル領域
に電荷（またはホール、以下同じ）が保持されることに
より、寄生ダイオードの回復時間Ｔｒｒが大きくなる。
このウェル領域はトランジスタセルのウェルより面積的
に非常に大きく、チャージされる電荷量も多く、セル側
に流れるとセルを破壊する場合もある。この回復時間を
小さくするため、ウェル領域にコンタクトを設け、トラ
ンジスタのセル群のソースと接続することにより、電荷
をディスチャージする場合があるが、そのコンタクトが
設けられる場所がセルの間隔と同程度の間隔で設けられ
るなどの適切な位置および間隔で設けられる必要があ
る。
【０００５】
【発明が解決しようとする課題】従来のゲート絶縁膜を
保護する保護回路が設けられたＭＯＳＦＥＴは、その保
護回路の抵抗体とＭＯＳＦＥＴのゲートとが一体で連続
して設けられているため、抵抗体の形成場所が制約され
ると共に、その長さも配置の関係で制約される。そのた
め、その長さが長くなり過ぎるとゲート絶縁膜の保護は
なされてもスイッチング速度が低下するという問題があ
る。
保護する保護回路が設けられたＭＯＳＦＥＴは、その保
護回路の抵抗体とＭＯＳＦＥＴのゲートとが一体で連続
して設けられているため、抵抗体の形成場所が制約され
ると共に、その長さも配置の関係で制約される。そのた
め、その長さが長くなり過ぎるとゲート絶縁膜の保護は
なされてもスイッチング速度が低下するという問題があ
る。
【０００６】さらに、抵抗体がＭＯＳＦＥＴ本体のゲー
トの近傍に設けられているため、セル群に近いウェル領
域に回復時間Ｔｒｒやｄｉ／ｄｔ（回復の速さ）を改善
するためのコンタクトを設けることができない。その結
果、ウェル領域の最も適切な位置および間隔でソースと
接続するコンタクトを設けることができず、スイッチン
グ時の寄生ダイオードの回復時間Ｔｒｒやｄｉ／ｄｔの
特性向上を図れないという問題がある。
トの近傍に設けられているため、セル群に近いウェル領
域に回復時間Ｔｒｒやｄｉ／ｄｔ（回復の速さ）を改善
するためのコンタクトを設けることができない。その結
果、ウェル領域の最も適切な位置および間隔でソースと
接続するコンタクトを設けることができず、スイッチン
グ時の寄生ダイオードの回復時間Ｔｒｒやｄｉ／ｄｔの
特性向上を図れないという問題がある。
【０００７】本発明はこのような問題を解決するために
なされたもので、抵抗体の配置の自由度を向上させ、そ
の抵抗値を最適化することによりスイッチング速度を向
上させると共に、スイッチング時の寄生ダイオードの回
復時間Ｔｒｒやその速さｄｉ／ｄｔの特性向上を図るこ
とができる絶縁ゲート型の保護回路付きＭＯＳＦＥＴを
提供することを目的とする。
なされたもので、抵抗体の配置の自由度を向上させ、そ
の抵抗値を最適化することによりスイッチング速度を向
上させると共に、スイッチング時の寄生ダイオードの回
復時間Ｔｒｒやその速さｄｉ／ｄｔの特性向上を図るこ
とができる絶縁ゲート型の保護回路付きＭＯＳＦＥＴを
提供することを目的とする。
【０００８】
【課題を解決するための手段】本発明によるゲート絶縁
膜の保護回路付きＭＯＳＦＥＴは、半導体基板と、該半
導体基板に形成されたＭＯＳ電界効果型トランジスタ
と、該トランジスタのゲートとゲート電極パッドとの間
に直列に接続される抵抗体および該ゲート電極パッドと
前記トランジスタのソースとの間に接続されるダイオー
ドからなるゲート絶縁膜を保護する保護回路とを有し、
前記ゲートおよび抵抗体が同じ材料からなると共に、そ
れぞれ分離して形成され、前記ゲートと抵抗体とがコン
タクトを介して金属配線により電気的に接続されてい
る。この構造にすることにより、抵抗体の配置に制約を
受けることがなく、半導体基板上の余裕のある場所に自
由に設けることができると共に、その抵抗値も自由に設
定することができる。その結果、設計時の自由度が向上
して設計が簡単になると共に、抵抗値を必要以上に大き
くする必要がなく、スイッチング速度を向上させること
ができる。
膜の保護回路付きＭＯＳＦＥＴは、半導体基板と、該半
導体基板に形成されたＭＯＳ電界効果型トランジスタ
と、該トランジスタのゲートとゲート電極パッドとの間
に直列に接続される抵抗体および該ゲート電極パッドと
前記トランジスタのソースとの間に接続されるダイオー
ドからなるゲート絶縁膜を保護する保護回路とを有し、
前記ゲートおよび抵抗体が同じ材料からなると共に、そ
れぞれ分離して形成され、前記ゲートと抵抗体とがコン
タクトを介して金属配線により電気的に接続されてい
る。この構造にすることにより、抵抗体の配置に制約を
受けることがなく、半導体基板上の余裕のある場所に自
由に設けることができると共に、その抵抗値も自由に設
定することができる。その結果、設計時の自由度が向上
して設計が簡単になると共に、抵抗値を必要以上に大き
くする必要がなく、スイッチング速度を向上させること
ができる。
【０００９】前記電界効果型トランジスタが、複数個の
トランジスタセルからなるセル群を有する縦形電界効果
型トランジスタで、前記抵抗体が、前記ゲート電極パッ
ドに対して前記セル群と反対側の前記半導体基板の表面
に設けられることにより、電極パッドのセル群に近い場
所などの最適な場所に、回復時間を早くするための半導
体基板のウェル領域とのコンタクトを設けることができ
る。その結果、スイッチング時の寄生ダイオードに伴う
回復時間Ｔｒｒやその速さｄｉ／ｄｔの特性を向上させ
ることができる。
トランジスタセルからなるセル群を有する縦形電界効果
型トランジスタで、前記抵抗体が、前記ゲート電極パッ
ドに対して前記セル群と反対側の前記半導体基板の表面
に設けられることにより、電極パッドのセル群に近い場
所などの最適な場所に、回復時間を早くするための半導
体基板のウェル領域とのコンタクトを設けることができ
る。その結果、スイッチング時の寄生ダイオードに伴う
回復時間Ｔｒｒやその速さｄｉ／ｄｔの特性を向上させ
ることができる。
【００１０】
【発明の実施の形態】つぎに、図面を参照しながら本発
明の保護回路付きＭＯＳＦＥＴについて説明をする。
明の保護回路付きＭＯＳＦＥＴについて説明をする。
【００１１】図１（ａ）は本発明の保護回路付きＭＯＳ
ＦＥＴの保護回路部分の平面説明図、（ｂ）はそのＢ−
Ｂ線断面説明図、（ｃ）はそのＣ−Ｃ線断面説明図であ
る。図１（ａ）で、１はＭＯＳＦＥＴ本体のたとえばポ
リシリコンからなるゲート、２は同様にたとえばポリシ
リコンからなる抵抗体、３はゲート電極パッド、４ａ、
４ｂはたとえばアルミニウム配線などの金属配線で、コ
ンタクト５を介してそれぞれゲート１や抵抗体２と電気
的に接続されている。ＭＯＳＦＥＴがトランジスタセル
を沢山有する縦形ＭＯＳＦＥＴでは、この周囲または図
の上部と左部方向にトランジスタセルがマトリクス状に
形成されたセル群が設けられており、各セルのゲートは
連結されており、その連結されたゲート１と抵抗体２と
がアルミニウム配線４ａにより接続されている。保護回
路のダイオード部６はポリシリコン半導体に双方向のツ
ェナーダイオードが形成されており、前述の図３に等価
回路が示されたように、ＭＯＳＦＥＴのソースとゲート
電極パッド３との間に接続されるように形成されてい
る。このＭＯＳＦＥＴのゲート１、抵抗体２、およびダ
イオード部６はポリシリコンにより同時に形成され、パ
ターニングにより分離して形成されている。抵抗体２
は、たとえば幅が２０μｍ程度で、長さが１００μｍ程
度、厚さが０.６〜１.５μｍ程度（シート抵抗が７〜１
０００Ω／□程度）に形成され、ダイオード部６は不純
物の導入によるｐｎ接合を設けることにより形成されて
いる。
ＦＥＴの保護回路部分の平面説明図、（ｂ）はそのＢ−
Ｂ線断面説明図、（ｃ）はそのＣ−Ｃ線断面説明図であ
る。図１（ａ）で、１はＭＯＳＦＥＴ本体のたとえばポ
リシリコンからなるゲート、２は同様にたとえばポリシ
リコンからなる抵抗体、３はゲート電極パッド、４ａ、
４ｂはたとえばアルミニウム配線などの金属配線で、コ
ンタクト５を介してそれぞれゲート１や抵抗体２と電気
的に接続されている。ＭＯＳＦＥＴがトランジスタセル
を沢山有する縦形ＭＯＳＦＥＴでは、この周囲または図
の上部と左部方向にトランジスタセルがマトリクス状に
形成されたセル群が設けられており、各セルのゲートは
連結されており、その連結されたゲート１と抵抗体２と
がアルミニウム配線４ａにより接続されている。保護回
路のダイオード部６はポリシリコン半導体に双方向のツ
ェナーダイオードが形成されており、前述の図３に等価
回路が示されたように、ＭＯＳＦＥＴのソースとゲート
電極パッド３との間に接続されるように形成されてい
る。このＭＯＳＦＥＴのゲート１、抵抗体２、およびダ
イオード部６はポリシリコンにより同時に形成され、パ
ターニングにより分離して形成されている。抵抗体２
は、たとえば幅が２０μｍ程度で、長さが１００μｍ程
度、厚さが０.６〜１.５μｍ程度（シート抵抗が７〜１
０００Ω／□程度）に形成され、ダイオード部６は不純
物の導入によるｐｎ接合を設けることにより形成されて
いる。
【００１２】このゲート電極パッド３や抵抗体２、ダイ
オード部６は図１（ｂ）〜（ｃ）に断面図が示されるよ
うに、シリコンなどからなる半導体基板１１の各セル１
５ａのチャネル領域１６と同じ導電型のウェル、たとえ
ばｐウェル領域１２の上部に、たとえばＳｉＯ2 などか
らなる第１の絶縁膜１３を介して形成され、その上にさ
らに層間絶縁膜１４が設けられてコンタクト５を介して
アルミニウム配線４ａ、４ｂによりそれぞれが接続され
ている。
オード部６は図１（ｂ）〜（ｃ）に断面図が示されるよ
うに、シリコンなどからなる半導体基板１１の各セル１
５ａのチャネル領域１６と同じ導電型のウェル、たとえ
ばｐウェル領域１２の上部に、たとえばＳｉＯ2 などか
らなる第１の絶縁膜１３を介して形成され、その上にさ
らに層間絶縁膜１４が設けられてコンタクト５を介して
アルミニウム配線４ａ、４ｂによりそれぞれが接続され
ている。
【００１３】このｐウェル領域１２での寄生ダイオード
による電荷（ホール）蓄積に伴うスイッチング時の寄生
ダイオードの回復時間を短くするため、ｐウェル領域１
２のセル群に近い適切な部分にコンタクト７（図１
（ａ）、（ｃ）参照）が設けられ、このコンタクト７を
介して各セルのソース電極１７と接続することにより、
回復時間を短くしている。
による電荷（ホール）蓄積に伴うスイッチング時の寄生
ダイオードの回復時間を短くするため、ｐウェル領域１
２のセル群に近い適切な部分にコンタクト７（図１
（ａ）、（ｃ）参照）が設けられ、このコンタクト７を
介して各セルのソース電極１７と接続することにより、
回復時間を短くしている。
【００１４】図１（ａ）に示されるように、本発明のＭ
ＯＳＦＥＴは、ゲート絶縁膜１３ａ（図１（ｂ）参照）
を保護する保護回路の抵抗体２がＭＯＳＦＥＴのゲート
１と連続的に形成されないで、別体で形成され、その間
の連結がコンタクト５を介してアルミニウム配線４ａな
どの金属配線により行われていることに特徴がある。そ
のため、図１に示されるように、寄生ダイオードによる
スイッチング時の回復時間Ｔｒｒを短くするためにゲー
ト電極パッド３の下部のｐウェル領域１２と接続するコ
ンタクト７（図１（ｃ）参照）を、コンタクト７とセル
の端との間隔がセル群の間隔と同程度になるように設け
ることができる。すなわち、抵抗体２がＭＯＳＦＥＴの
ゲート１と切り離して設けられているため、セル群の近
傍に抵抗体２を設ける必要がない。その結果、コンタク
ト７部を避けて離れた位置に抵抗体２が設けられ、その
抵抗体２はアルミニウム配線４ａにより連結されること
により、抵抗分がない金属配線により接続される。
ＯＳＦＥＴは、ゲート絶縁膜１３ａ（図１（ｂ）参照）
を保護する保護回路の抵抗体２がＭＯＳＦＥＴのゲート
１と連続的に形成されないで、別体で形成され、その間
の連結がコンタクト５を介してアルミニウム配線４ａな
どの金属配線により行われていることに特徴がある。そ
のため、図１に示されるように、寄生ダイオードによる
スイッチング時の回復時間Ｔｒｒを短くするためにゲー
ト電極パッド３の下部のｐウェル領域１２と接続するコ
ンタクト７（図１（ｃ）参照）を、コンタクト７とセル
の端との間隔がセル群の間隔と同程度になるように設け
ることができる。すなわち、抵抗体２がＭＯＳＦＥＴの
ゲート１と切り離して設けられているため、セル群の近
傍に抵抗体２を設ける必要がない。その結果、コンタク
ト７部を避けて離れた位置に抵抗体２が設けられ、その
抵抗体２はアルミニウム配線４ａにより連結されること
により、抵抗分がない金属配線により接続される。
【００１５】本発明のＭＯＳＦＥＴは以上のような構造
になっているため、スペースのある部分に抵抗体２をレ
イアウトすることができ、設計の自由度が向上する。し
かも、抵抗体２はレイアウトの関係で長く引き回される
ことがなく、その長さ、すなわちその抵抗値は保護回路
として機能する程度の小さい抵抗値に設定されることが
できるため、スイッチング速度を非常に小さくすること
ができる。さらに、前述のように、セル群とゲート電極
パッドとの境界近くのｐウェル領域にコンタクト７を形
成することができるため、寄生ダイオードによる回復時
間Ｔｒｒやその速さｄｉ／ｄｔの特性を改善することが
できる。その結果、高特性を維持しながら外部からのサ
ージなどの静電気に対しても高い静電耐量を保持するこ
とができると共に、ゲート絶縁膜を薄くして低い動作電
圧で駆動できる高耐圧のＭＯＳＦＥＴが得られる。
になっているため、スペースのある部分に抵抗体２をレ
イアウトすることができ、設計の自由度が向上する。し
かも、抵抗体２はレイアウトの関係で長く引き回される
ことがなく、その長さ、すなわちその抵抗値は保護回路
として機能する程度の小さい抵抗値に設定されることが
できるため、スイッチング速度を非常に小さくすること
ができる。さらに、前述のように、セル群とゲート電極
パッドとの境界近くのｐウェル領域にコンタクト７を形
成することができるため、寄生ダイオードによる回復時
間Ｔｒｒやその速さｄｉ／ｄｔの特性を改善することが
できる。その結果、高特性を維持しながら外部からのサ
ージなどの静電気に対しても高い静電耐量を保持するこ
とができると共に、ゲート絶縁膜を薄くして低い動作電
圧で駆動できる高耐圧のＭＯＳＦＥＴが得られる。
【００１６】図２は本発明のＭＯＳＦＥＴのゲート電極
パッド３および抵抗体２などのレイアウトの具体例を示
す平面図である。図１と同じ部分には同じ符号を付して
その説明を省略する。この例では、ゲート電極パッド３
がチップの角に設けられると共に、抵抗体２が、ゲート
電極パッド３に対してセル群１５（小さい四角部分）と
反対側に形成され、アルミニウム配線４ａによりゲート
１と接続されている。さらにこの例では、抵抗体２が２
個並列に接続されている。このように、抵抗体２がセル
群１５と電極パッド３に対して反対側に設けられること
により、前述のように、ｐウェル領域でのコンタクト７
をセル群１５の近くや一定間隔などの適切な場所に設け
ることができる。その結果、寄生ダイオードの回復時間
Ｔｒｒを小さくすることができる。なお、図２におい
て、点の施された部分はソースと接続される金属部（実
際には絶縁膜で覆われている）を示している。
パッド３および抵抗体２などのレイアウトの具体例を示
す平面図である。図１と同じ部分には同じ符号を付して
その説明を省略する。この例では、ゲート電極パッド３
がチップの角に設けられると共に、抵抗体２が、ゲート
電極パッド３に対してセル群１５（小さい四角部分）と
反対側に形成され、アルミニウム配線４ａによりゲート
１と接続されている。さらにこの例では、抵抗体２が２
個並列に接続されている。このように、抵抗体２がセル
群１５と電極パッド３に対して反対側に設けられること
により、前述のように、ｐウェル領域でのコンタクト７
をセル群１５の近くや一定間隔などの適切な場所に設け
ることができる。その結果、寄生ダイオードの回復時間
Ｔｒｒを小さくすることができる。なお、図２におい
て、点の施された部分はソースと接続される金属部（実
際には絶縁膜で覆われている）を示している。
【００１７】つぎに、このＭＯＳＦＥＴの製法について
説明をする。ＦＥＴのセル部、ダイオード部および抵抗
体のためのポリシリコンの形成法は従来と同様に行う。
図１（ｂ）に示されるように、ポリシリコンを半導体基
板１１の絶縁膜１３、１３ａ上に全面に成膜し、マスキ
ングをしてエッチングをすることにより、ＦＥＴ本体の
ゲート１と同時に抵抗体２およびダイオード部６の部分
を形成する。ついで、ダイオード部６のポリシリコン膜
にそれぞれｐ型、ｎ型になるように不純物を導入してダ
イオードを形成すると共に、抵抗体部分のポリシリコン
膜にたとえばイオン注入により、リン（Ｐ）などの不純
物を導入して不純物濃度をたとえば２×１０15〜１×１
０17程度にし、シート抵抗が７〜１０００Ω／□程度に
なるようにして抵抗体２を形成する。つぎに層間絶縁膜
１４を形成し、コンタクトエッチを行いアルミニウムな
どを、たとえば真空蒸着などにより設け、パターニング
することにより、アルミニウム配線４ａ、４ｂを設け
る。その結果、ポリシリコンのパターニング時のマスク
の形状を変更するだけで、特別の工数増を招くこともな
く、抵抗体２の形成場所に制約を受けないで、しかも最
適な抵抗値で抵抗体２を形成することができる。そのた
め、スイッチング速度が小さく、かつ、寄生ダイオード
の回復時間も短くすることができ、高特性で、高耐圧の
ＭＯＳＦＥＴが簡単に得られる。
説明をする。ＦＥＴのセル部、ダイオード部および抵抗
体のためのポリシリコンの形成法は従来と同様に行う。
図１（ｂ）に示されるように、ポリシリコンを半導体基
板１１の絶縁膜１３、１３ａ上に全面に成膜し、マスキ
ングをしてエッチングをすることにより、ＦＥＴ本体の
ゲート１と同時に抵抗体２およびダイオード部６の部分
を形成する。ついで、ダイオード部６のポリシリコン膜
にそれぞれｐ型、ｎ型になるように不純物を導入してダ
イオードを形成すると共に、抵抗体部分のポリシリコン
膜にたとえばイオン注入により、リン（Ｐ）などの不純
物を導入して不純物濃度をたとえば２×１０15〜１×１
０17程度にし、シート抵抗が７〜１０００Ω／□程度に
なるようにして抵抗体２を形成する。つぎに層間絶縁膜
１４を形成し、コンタクトエッチを行いアルミニウムな
どを、たとえば真空蒸着などにより設け、パターニング
することにより、アルミニウム配線４ａ、４ｂを設け
る。その結果、ポリシリコンのパターニング時のマスク
の形状を変更するだけで、特別の工数増を招くこともな
く、抵抗体２の形成場所に制約を受けないで、しかも最
適な抵抗値で抵抗体２を形成することができる。そのた
め、スイッチング速度が小さく、かつ、寄生ダイオード
の回復時間も短くすることができ、高特性で、高耐圧の
ＭＯＳＦＥＴが簡単に得られる。
【００１８】
【発明の効果】本発明によれば、絶縁ゲートを保護する
抵抗体とダイオードとからなる保護回路が設けられた保
護回路付きＭＯＳＦＥＴにおいて、同じ材料、たとえば
ポリシリコンからなる本体のゲートと抵抗体とが別体で
形成されているため、抵抗体が設けられる位置およびそ
の長さが制約されず、設計の自由度が向上する。さら
に、抵抗体の長さが静電気などから保護するために必要
最小限の抵抗値になるように設定され得るため、スイッ
チング速度の速いＭＯＳＦＥＴが得られる。
抵抗体とダイオードとからなる保護回路が設けられた保
護回路付きＭＯＳＦＥＴにおいて、同じ材料、たとえば
ポリシリコンからなる本体のゲートと抵抗体とが別体で
形成されているため、抵抗体が設けられる位置およびそ
の長さが制約されず、設計の自由度が向上する。さら
に、抵抗体の長さが静電気などから保護するために必要
最小限の抵抗値になるように設定され得るため、スイッ
チング速度の速いＭＯＳＦＥＴが得られる。
【００１９】また、縦形ＭＯＳＦＥＴでトランジスタの
セル群から離れた位置に抵抗体を設けることができ、セ
ル群近傍の最適の場所でウェル領域へのコンタクトを設
けることができる。そのため、寄生ダイオードに伴うス
イッチング時の回復時間Ｔｒｒやその速さｄｉ／ｄｔの
特性を向上させることができる。
セル群から離れた位置に抵抗体を設けることができ、セ
ル群近傍の最適の場所でウェル領域へのコンタクトを設
けることができる。そのため、寄生ダイオードに伴うス
イッチング時の回復時間Ｔｒｒやその速さｄｉ／ｄｔの
特性を向上させることができる。
【図１】本発明のＭＯＳＦＥＴの一例の保護回路部分の
平面および断面説明図である。
平面および断面説明図である。
【図２】本発明のＭＯＳＦＥＴの具体例の平面説明図で
ある。
ある。
【図３】保護回路付きＭＯＳＦＥＴの等価回路図であ
る。
る。
【図４】従来の保護回路付きＭＯＳＦＥＴの保護回路部
分の平面説明図である。
分の平面説明図である。
１ ゲート ２ 抵抗体 ３ ゲート電極パッド ４ａ アルミニウム配線 ５ コンタクト ６ ダイオード部 １１ 半導体基板
Claims (2)
- 【請求項１】 半導体基板と、該半導体基板に形成され
たＭＯＳ電界効果型トランジスタと、該トランジスタの
ゲートとゲート電極パッドとの間に直列に接続される抵
抗体および該ゲート電極パッドと前記トランジスタのソ
ースとの間に接続されるダイオードからなるゲート絶縁
膜を保護する保護回路とを有し、前記ゲートおよび抵抗
体が同じ材料からなると共に、それぞれ分離して形成さ
れ、前記ゲートと抵抗体とがコンタクトを介して金属配
線により電気的に接続されてなる保護回路付きＭＯＳ電
界効果型トランジスタ。 - 【請求項２】 前記電界効果型トランジスタが、複数個
のトランジスタセルからなるセル群を有する縦形電界効
果型トランジスタで、前記抵抗体が、前記ゲート電極パ
ッドに対して前記セル群と反対側の前記半導体基板の表
面に設けられてなる請求項１記載のＭＯＳ電界効果型ト
ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27581996A JP3706446B2 (ja) | 1996-10-18 | 1996-10-18 | 保護回路付きｍｏｓ電界効果型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27581996A JP3706446B2 (ja) | 1996-10-18 | 1996-10-18 | 保護回路付きｍｏｓ電界効果型トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125907A true JPH10125907A (ja) | 1998-05-15 |
| JP3706446B2 JP3706446B2 (ja) | 2005-10-12 |
Family
ID=17560871
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27581996A Expired - Lifetime JP3706446B2 (ja) | 1996-10-18 | 1996-10-18 | 保護回路付きｍｏｓ電界効果型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3706446B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012111285A1 (ja) * | 2011-02-17 | 2012-08-23 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
| JP2013161977A (ja) * | 2012-02-06 | 2013-08-19 | Semiconductor Components Industries Llc | 絶縁ゲート型半導体装置 |
| WO2020044560A1 (ja) * | 2018-08-31 | 2020-03-05 | 株式会社ソシオネクスト | 半導体装置及びその製造方法 |
-
1996
- 1996-10-18 JP JP27581996A patent/JP3706446B2/ja not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012111285A1 (ja) * | 2011-02-17 | 2012-08-23 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
| JP2012174726A (ja) * | 2011-02-17 | 2012-09-10 | Semiconductor Components Industries Llc | 絶縁ゲート型半導体装置 |
| CN103370792A (zh) * | 2011-02-17 | 2013-10-23 | 半导体元件工业有限责任公司 | 绝缘栅极型半导体装置 |
| US8981471B2 (en) | 2011-02-17 | 2015-03-17 | Semiconductor Components Industries, Llc | Insulated gate semiconductor device |
| US10121887B2 (en) | 2011-02-17 | 2018-11-06 | Semiconductor Components Industries, Llc | Insulated gate semiconductor device and method |
| JP2013161977A (ja) * | 2012-02-06 | 2013-08-19 | Semiconductor Components Industries Llc | 絶縁ゲート型半導体装置 |
| WO2020044560A1 (ja) * | 2018-08-31 | 2020-03-05 | 株式会社ソシオネクスト | 半導体装置及びその製造方法 |
| JPWO2020044560A1 (ja) * | 2018-08-31 | 2021-08-26 | 株式会社ソシオネクスト | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3706446B2 (ja) | 2005-10-12 |
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