JP3574359B2 - 半導体装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は半導体装置に関し、特に静電気などのサージから半導体回路部を保護する保護回路部を備えた半導体装置に関する。
【0002】
【背景技術】
半導体装置においては、静電気などのサージにより入出力回路部等が静電破壊されないように、ESD(electrostatic discharge)耐圧を高める必要がある。そして、ESD耐圧を高める背景技術として、特開平7−202126号公報に開示される技術が知られている。この背景技術について図13を用いて説明する。図13はこの背景技術の半導体装置の断面図である。
【0003】
この半導体装置において、半導体基板に形成されたPウェル801には、出力トランジスタ802とバイポーラトランジスタ(BP)804が形成されている。N型のLDD(Lightly Doped Drain)構造のMOSFETである出力トランジスタ802は、ゲート電極806を有し、N+領域810をソース領域、N+領域812をドレイン領域としている。またバイポーラトランジスタ(BP)804は、N+領域812をコレクタ領域、Pウェル801をベース領域、N+領域814をエミッタ領域としている。ここでN+領域810は、配線層820を介してGNDライン(接地電位)に接続される。またN+領域812は、配線層822を介してパッド830(出力端子、入出力端子、入力端子等)に接続される。またN+領域814は、配線層824を介してGNDライン又は所与のディスチャージラインに接続される。
【0004】
この背景技術の特徴は、出力トランジスタ802のゲート長(実効チャネル長)Lを、バイポーラトランジスタ(BP)804のベース幅(実効ベース幅)BWよりも長くした点にある。このようにすることで、パッド830に高電圧パルス(サージ)832が印加された場合に、N+領域812、Pウェル801及びN+領域810により構成される寄生バイポーラトランジスタ802の代わりにバイポーラトランジスタ804をオンさせることができる。この結果、寄生バイポーラトランジスタ802に大電流が流れるのを防止でき、出力トランジスタ802(特にゲート絶縁膜)が静電破壊されるのを防止できるようになる。
【0005】
【発明が解決しようとする課題】
上記のように、この背景技術では、出力トランジスタ802のゲート長Lを、バイポーラトランジスタ804のベース幅BWよりも長くすることにより、バイポーラトランジスタ804にサージによる電流を流している。
【0006】
よって、この背景技術では出力トランジスタ802のゲート長Lをバイポーラトランジスタ804のベース幅BWよりも小さくできない制約を受ける。この制約により、例えば、ゲート長Lをデザインルール上の最小寸法にできず、これが半導体装置の微細化の妨げとなる。
【0007】
本発明は、このような課題を解決するためになされたものであり、その目的は、半導体回路部の電界効果トランジスタのゲート長が、保護回路部のバイポーラトランジスタのベース幅の制約を受けない構造の半導体装置を提供することである。
【0008】
【課題を解決するための手段】
本発明は、
半導体基板に形成された半導体回路部と、
前記半導体基板に形成され、前記半導体回路部のサージ破壊を防止するための保護回路部と、
を備えた半導体装置であって、
前記半導体回路部は、電界効果トランジスタを含み、
前記電界効果トランジスタは、チャネル領域が形成される第1導電型の第1領域と、第2導電型の第1および第2のソース/ドレイン領域と、を有し、
前記保護回路部は、バイポーラトランジスタ、ツェナーダイオード、素子分離絶縁層および第2導電型の接続領域を含み、
前記バイポーラトランジスタは、第2導電型の第2領域、第1導電型の第3領域および第2導電型の第4領域を有し、
前記第2領域には、配線層が電気的に接続され、
前記ツェナーダイオードは、前記第2領域および第1導電型の第5領域を有し、
前記素子分離絶縁層は、前記第2領域と前記第1のソース/ドレイン領域を分離し、
前記接続領域は、前記半導体基板内に設けられ、前記第2領域と前記第1のソース/ドレイン領域を電気的に接続する、半導体装置である。
【0009】
上記構造をした本発明にかかる半導体装置が、静電気などのサージによる電流(以下、電流という。)を保護回路部に流し、半導体回路部の静電破壊を防ぐことができる理由を説明する。電界効果トランジスタは、第1ソース/ドレイン領域と第1導電型の第1領域との接合からなる寄生ダイオードを有する。本発明にかかる半導体装置によれば、ツェナーダイオードを有するので、寄生ダイオードがアバランシェブレークダウンする前に、ツェナーダイオードをツェナーブレークダウンさせることが可能となる。したがって、電流は第2領域からツェナーダイオードを流れる。これによる電圧降下でバイポーラトランジスタがON状態になり、電流は第4領域を通り外部に放電される。
【0010】
このように、本発明にかかる半導体装置によれば、電界効果トランジスタのゲート長をバイポーラトランジスタのベース幅よりも長くしなければならないという制約がない。よって、例えば、ゲート長をデザインルール上の最小寸法にでき、これにより半導体装置の微細化を図ることができる。
【0011】
なお、本明細書において、第1のソース/ドレイン領域とはソース領域およびドレイン領域の少なくとも一方の機能を果たす領域という意味である。第2のソース/ドレイン領域も同じ意味である。
【0012】
本発明にかかる半導体装置において、前記半導体回路部および前記保護回路部はシリサイド層を有している、のが望ましい。シリサイド層が半導体回路部に形成される理由をまず説明し、次に、保護回路部がシリサイド層を有するのが望ましい理由を説明する。
【0013】
半導体装置を微細化するためには、MOSトランジスタの平面寸法の縮小とともに、ソース/ドレイン領域の深さを浅くする必要がある。しかしながら、ソース/ドレイン領域の深さを浅くすると、ソース/ドレイン領域の抵抗が増加してしまう。そこで、これを抑制するため、ソース/ドレイン領域の表面にシリサイド層を自己整合的に形成するサリサイド構造が採用される。
【0014】
シリサイド層は、以上の理由で半導体回路部に形成される。シリサイド層を半導体回路部のみに形成し、保護回路部に形成しないのは、シリサイド層のパターンニングの複雑化を招く。よって、保護回路部にもシリサイド層を形成しているのである。
【0015】
さて、このシリサイド層を備えた構造において、
前記第5領域は、前記第3領域中に形成され、
前記第5領域の第1導電型不純物濃度は、前記第3領域の第1導電型不純物濃度よりも高い、のが望ましい。
【0016】
このようにすれば、第2領域と第3領域の接合部が容易に絶縁破壊しないようにすることができる。この理由を以下に説明する。
【0017】
シリサイド層の抵抗は第2領域の抵抗より小さいので、配線層を流れた電流は、シリサイド層を流れる。もし、第5領域の第1導電型不純物濃度が第3領域の第1導電型不純物濃度よりも低いと、シリサイド層を流れた電流は、第2領域と第5領域の接合部(ツェナーダイオード)にはあまり流れ込まず、電流の大部分は、シリサイド層近傍の第2領域と第3領域の接合部に流れ込む。これにより、この接合部が絶縁破壊をすることがある。
【0018】
本発明にかかる半導体装置によれば、第5領域の第1導電型不純物濃度は、第3領域の第1導電型不純物濃度より高いので、電流の大部分は第2領域と第5領域の接合部(ツェナーダイオード)を流れ、シリサイド層近傍の第2領域と第3領域の接合部に電流が集中するのを防ぐことができる。したがって、第2領域と第3領域の接合部が容易に絶縁破壊しないようにすることができる。
【0019】
本発明にかかる半導体装置において、
前記保護回路部は、層間絶縁層を備え、
前記層間絶縁層は、前記第2領域上に形成されたコンタクトホールを有し、
前記コンタクトホール内には、前記配線層が形成され、
前記コンタクトホールと前記素子分離絶縁層との距離は、デザインルール上の最小寸法である、のが望ましい。
【0020】
本発明にかかる半導体装置はツェナーダイオードに電流を流すことにより、電界効果トランジスタの静電破壊を防いでいる。ツェナーダイオードに電流が流れることにより、ツェナーダイオードの接合部では熱が発生する。本発明にかかる半導体装置においては、コンタクトホールと素子分離絶縁層との距離をデザインルール上の最小寸法とすることにより、配線層と第2領域とのコンタクト部が、この熱により受ける影響を小さくしている。なお、熱による影響とは、熱によりコンタクト部が破壊し、これにより半導体基板にリーク電流が生じることである。
【0021】
本発明にかかる半導体装置において、
前記ツェナーダイオードのツェナー電圧は、前記第1のソース/ドレイン領域と前記第1領域とを含む寄生ダイオードのアバランシェブレークダウン電圧よりも低い、のが望ましい。
【0022】
このようにすることで、寄生ダイオードがアバランシェブレークダウンする前に、ツェナーダイオードを確実にツェナーブレークダウンさせることが可能になる。
【0023】
本発明にかかる半導体装置において、
前記ツェナーダイオードのツェナー電圧は、前記第1のソース/ドレイン領域と前記第1領域とを含む寄生ダイオードのスナップバック電圧よりも低い、のが望ましい。
【0024】
このようにすることで、電流をバイポーラトランジスタを介して安定して放電できるようになる。
【0025】
本発明にかかる半導体装置において、前記ツェナーダイオードのツェナー電圧は、前記半導体装置の絶対最大定格電圧以上である、のが望ましい。
【0026】
このようにすることで、通常動作時におけるドレイン領域でのリーク電流を効果的に低減できるようになる。
【0027】
本発明にかかる半導体装置において、前記ツェナーダイオードのツェナー電圧は、前記第5領域の第1導電型不純物濃度により制御されている、のが望ましい。
【0028】
このようにすることで、ツェナー電圧を所望の値にする制御を簡易に実現できるようになる。
【0029】
本発明にかかる半導体装置おいて、前記半導体回路部として、例えば、入出力回路部
、出力回路部がある。
【0030】
本発明にかかる半導体装置おいて、
前記半導体装置は、電極部を備え、
前記電極部は、前記半導体基板に形成され
前記電極部は、ボンディングにより外部配線と電気的に接続されるものであり、
前記半導体回路部と前記電極部とは、前記保護回路部を介して電気的に接続されている、のが望ましい。
【0031】
半導体装置は電極部を介して外部素子と電気的に接続されるので、静電気などのサージによる電流は電極部を介して半導体装置に流れ込む。これによれば、半導体回路部と電極部とは保護回路部を介して電気的に接続されているので、電極部を介して半導体装置に流れ込んだ電流が半導体回路部に流れるのを防ぐことができる。
【0032】
【発明の実施の形態】
[第1の実施の形態]
{デバイスの構造}
図1は本発明の第1の実施の形態にかかる半導体装置の入出力回路部の断面図である。図2は本発明の第1の実施の形態にかかる半導体装置の平面図である。図1および図2を用いて、第1の実施の形態にかかる半導体装置の構造を説明する。
【0033】
図2に示すように、半導体装置600はチップ状をしている。半導体装置600は論理回路部500、入出力回路部300およびパッド400を備える。論理回路部500、入出力回路部300およびパッド400は、半導体基板の一例であるシリコン基板に形成されている。
【0034】
論理回路部500は、シリコン基板の表面の中央部に位置している。
【0035】
入出力回路部300は複数あり、論理回路部500を囲むようにシリコン基板の表面に位置している。入出力回路部300は半導体回路部の一例である。
【0036】
パッド400は複数あり、入出力回路部300よりさらに外側のシリコン基板の表面に位置している。各パッド400はそれぞれ、各入出力回路部300と対応している。パッド400にはボンディングがなされる。パッド400は電極部の一例である。
【0037】
次に、図1を用いて、入出力回路部300の断面構造を説明する。入出力回路部300は保護回路部100およびトランジスタ形成部200を備える。
【0038】
保護回路部100の詳細を説明する。保護回路部100は、バイポーラトランジスタ2、ツェナーダイオード8、フィールド酸化層18a、フィールド酸化層18bおよびn型ウェル14を含む。
【0039】
まず、バイポーラトランジスタ2から説明する。p型シリコン基板10のp型ウェル15内には、互いに間隔を設けて、n+型不純物領域12a、12bが形成されている。n+型不純物領域12aはバイポーラトランジスタ2のエミッタ領域となる。n+型不純物領域12bはバイポーラトランジスタ2のコレクタ領域となる。p型領域15aはn+型不純物領域12aとn+型不純物領域12bの間に位置するp型ウェル15である。p型領域15aはバイポーラトランジスタ2のベース領域となる。n+型不純物領域12bは第2導電型の第2領域の一例であり、p型領域15aは第1導電型の第3領域の一例であり、n+型不純物領域12aは第2導電型の第4領域の一例である。
【0040】
n+型不純物領域12a、12b上には、それぞれシリサイド層20a、20bが形成されている。p型シリコン基板10の表面にはフィールド酸化層18aが形成されている。n+型不純物領域12aとn+型不純物領域12bはフィールド酸化層18aによって分離されている。
【0041】
ツェナーダイオード8はp+型不純物領域16とn+型不純物領域12bで構成される。p+型不純物領域16はフィールド酸化層18a下のp型領域15a中に位置している。p+型不純物領域16の一部はn+型不純物領域12bの側部と底部の一部と接合を形成している。p+型不純物領域16はフィールド酸化層18aと接触していない。
【0042】
n型ウェル14はp型ウェル15内に形成されている。n型ウェル14の一方の端部はn+型不純物領域12b下で、n+型不純物領域12bと接触している。n型ウェル14の他方の端部はn+型ドレイン領域26a下で、n+型ドレイン領域26aと接触している。n+型ドレイン領域26aはMOSトランジスタ4の構成要素である。MOSトランジスタ4については後で説明する。n型ウェル14は接続領域の一例である。
【0043】
n型ウェル14の表面にはフィールド酸化層18bが形成されている。n+型不純物領域12bとn+型ドレイン領域26aはフィールド酸化層18bによって分離されている。フィールド酸化層18bは素子分離絶縁層の一例である。
【0044】
次に、トランジスタ形成部200を詳細に説明する。トランジスタ形成部200には複数のMOSトランジスタが形成される。この図面ではMOSトランジスタ4があらわれている。これらのMOSトランジスタにより入出力制御をする回路が構成される。
【0045】
MOSトランジスタ4の構造について説明する。MOSトランジスタ4は、ゲート電極22、n+型ドレイン領域26aおよびn+型ソース領域26bを備えている。
【0046】
n+型ドレイン領域26aおよびn+型ソース領域26bは、LDD構造をしている。n+型ドレイン領域26a、n+型ソース領域26bはp型シリコン基板10のp型ウェル15内に、互いに間隔を設けて形成されている。n+型ドレイン領域26a、n+型ソース領域26b上には、それぞれシリサイド層20c、20eが形成されている。
【0047】
ゲート電極22はp型領域15b上にゲート酸化層28を介して位置している。p型領域15bはn+型ドレイン領域26aとn+型ソース領域26bの間に位置するp型ウェル15である。p型領域15bにはチャネル領域が形成される。p型領域15bは第1領域の一例である。
【0048】
ゲート電極22はポリシリコン層24と、ポリシリコン層24上に位置するシリサイド層20dと、が積層された構造をしている。ゲート電極22の一方の側面、他方の側面には、それぞれサイドウォール酸化層30a、30bが形成されている。
【0049】
n+型ドレイン領域26aとp型領域15bにより寄生ダイオード38が構成されている。n+型ドレイン領域26a、p型領域15bおよびn+型ソース領域26bにより寄生バイポーラトランジスタ6が構成されている。
【0050】
次に、保護回路部100およびトランジスタ形成部200の上層について説明する。保護回路部100およびトランジスタ形成部200を覆うように、シリコン酸化層32がp型シリコン基板10に形成されている。シリコン酸化層32は層間絶縁層の一例である。シリコン酸化層32には、シリサイド層20aの一部を露出させるコンタクトホール34a、シリサイド層20bの一部を露出させるコンタクトホール34bが、それぞれ形成されている。
【0051】
シリコン酸化層32上には配線層36a、36bが位置している。配線層36a、36bは、例えば、アルミニウム合金からなる。配線層36aは接地されている。配線層36aはコンタクトホール34aに埋め込まれており、シリサイド層20aを介してn+型不純物領域12aと電気的に接続されている。配線層36bはパッド400と電気的に接続されている。配線層36bはコンタクトホール34bに埋め込まれており、シリサイド層20bを介してn+型不純物領域12bと電気的に接続されている。
【0052】
なお、n+型ドレイン領域26a(シリサイド層20c)上にはコンタクトホールが形成されておらず、n+型ドレイン領域26aへのドレイン電圧は、配線層36b、n+型不純物領域12bおよびn型ウェル14を介して、印加される。一方、n+型ソース領域26b(シリサイド層20e)上には、この断面とは別の箇所においてコンタクトホールが形成されている。このコンタクトホールにはn+型ソース領域26bと電気的に接続される配線層が形成されている。
【0053】
{等価回路}
図3は本発明の第1の実施の形態にかかる半導体装置の入出力回路部の等価回路図である。図3を用いて、第1の実施の形態にかかる半導体装置の入出力回路部の等価回路を説明する。パッド400からの配線(配線層)36bは入出力回路部300に電気的に接続されている。入出力回路部300は保護回路部100およびトランジスタ形成部200を含む。
【0054】
保護回路部100はバイポーラトランジスタ2およびツェナーダイオード8を含む。バイポーラトランジスタ2のエミッタ、ベースおよびツェナーダイオード8のアノードは、接地線VSSと電気的に接続されている。バイポーラトランジスタ2のコレクタおよびツェナーダイオード8のカソードは、パッド400からの配線(配線層)36bと電気的に接続されている。
【0055】
トランジスタ形成部200にはn型のMOSトランジスタ4、p型のMOSトランジスタが、それぞれ複数個づつ形成されている。パッド400からの配線(配線層)36bは保護回路部100を介してこれらのMOSトランジスタと電気的に接続されている。
【0056】
{保護回路の動作}
保護回路部100の動作を図1および図3を用いて説明する。静電気などのサージによる電流は、パッド400および配線(配線層)36bを介して、n+型不純物領域12bに流れる。保護回路部100はツェナーダイオード8を有するので、寄生ダイオード38がアバランシェブレークダウンする前に、ツェナーダイオード8をツェナーブレークダウンさせることができる。したがって、電流はn+型不純物領域12bからツェナーダイオード8を流れる。これによる電圧降下でバイポーラトランジスタ2がON状態になり、電流はn+型不純物領域12aを通り外部に放電される。以上の動作により、トランジスタ形成部200のMOSトランジスタの静電破壊を防いでいる。
【0057】
このように、第1の実施の形態にかかる半導体装置において、寄生ダイオード38がアバランシェブレークダウンする前に、ツェナーダイオード8をツェナーブレークダウンさせることにより、電流をMOSトランジスタ4に流さず、バイポーラトランジスタ2に流している。このため、第1の実施の形態にかかる半導体装置によれば、MOSトランジスタ4のゲート長をバイポーラトランジスタ2のベース幅よりも長くしなければならないという制約がなく、ゲート長を短くできる。この結果、第1の実施の形態にかかる半導体装置によれば、高いESD耐圧を確保しながら半導体装置をコンパクト化できる。
【0058】
また、図1に示すように、第1の実施の形態にかかる半導体装置において、p+型不純物領域16のp型不純物濃度は、p型領域15aのp型不純物濃度より高い。これにより、n+型不純物領域12bとp型領域15aの接合部44が容易に絶縁破壊しないようにすることができる。
【0059】
すなわち、シリサイド層20bの抵抗はn+型不純物領域12bの抵抗より小さいので、配線層36bを流れた電流は、シリサイド層20bを流れる。もし、p+型不純物領域16のp型不純物濃度がp型領域15aのp型不純物濃度よりも低いと、シリサイド層20bを流れた電流は、ツェナーダイオード8にはあまり流れ込まず、電流の大部分は、シリサイド層20b近傍の接合部44に流れ込む。これにより、接合部44が絶縁破壊をすることがある。
【0060】
第1の実施の形態にかかる半導体装置によれば、ツェナーダイオード8の構成要素であるp+型不純物領域16のp型不純物濃度は、バイポーラトランジスタ2の構成要素であるp型領域15aのp型不純物濃度よりも高いので、電流の大部分はp+型不純物領域16に流れ、シリサイド層20b近傍の接合部44に電流が集中するのを防ぐことができる。したがって、接合部44が容易に絶縁破壊しないようにすることができる。
【0061】
以上に説明した保護回路部の動作や半導体装置の効果は、後で説明する第2の実施の形態でも言えることである。
【0062】
{ツェナー電圧の設定}
ツェナーダイオードが設けられていない場合、ドレイン領域に高電圧パルス(サージ)が印加されると、ドレイン領域の寄生ダイオードがアバランシェブレークダウンする。この時、図4のE1に示すように、ドレイン電圧はVAB(アバランシェブレークダウン電圧)になる。その後、寄生バイポーラトランジスタBPPがオンすると、図4のE2に示すように、ドレイン電圧はVABからVSB(スナップバック電圧)に低下する。このようにドレイン電圧が低下する現象はスナップバックと呼ばれる。
【0063】
第1の実施の形態では、図4のE3に示すように、ツェナーダイオード8(図1参照)のツェナー電圧VZが、寄生ダイオード38(図1参照)のアバランシェブレークダウン電圧VABよりも低くなるようにしている(VZ<VAB)。このようにすることで、寄生ダイオード38がアバランシェブレークダウンする前にツェナーダイオード8を確実にツェナーブレークダウンさせることが可能となり、寄生バイポーラトランジスタ6の代わりにバイポーラトランジスタ2をオンさせることが可能になる。
【0064】
更に好ましくは、図4のE4に示すように、ツェナー電圧VZが、寄生ダイオード38のスナップバック電圧VSBよりも低くなるようにする(VZ<VSB)。このようにすることで、バイポーラトランジスタ2側に安定して電流を放電できるようになる。即ちVZ<VSBに設定することで、高電圧パルス印加時にドレイン電圧を、スナップバック電圧VSBよりも低い電圧にクランプできるようになる。このようにドレイン電圧をVSBよりも低い電圧にクランプできれば、何らかの要因で寄生ダイオード38がアバランシェブレークダウンしてしまった場合にも、寄生バイポーラトランジスタ6がオンしないことを確実に保証できるようになる。この結果、電流の放電経路がバイポーラトランジスタ2側から寄生バイポーラトランジスタ6側に変わってしまうのを効果的に防止でき、MOSトランジスタ4の静電破壊を確実に防止できるようになる。
【0065】
また寄生ダイオード38のツェナー電圧VZは、図4のE3又はE4に示すように、半導体装置の絶対最大定格電圧VAM以上となることが望ましい。即ちVAB>VZ≧VAM又はVSB>VZ≧VAMとなることが望ましい。このようにすることで、高いESD耐圧を確保しながら、通常動作時にツェナーダイオード8を介してp型領域15aにリーク電流が流れるのを防止できる。
【0066】
{ツェナー電圧の制御}
第1の実施の形態では、図4のツェナー電圧VZを、p+型不純物領域16の不純物濃度により制御している。これにより、VAB>VZ≧VAM又はVSB>VZ≧VAMとなるようにツェナー電圧VZを制御できるようになる。
【0067】
図5(A)に、図5(B)のように半導体装置の表面に沿う方向にX軸、X軸に直交する方向にY軸をとった場合の、Y=0.1μmでの不純物濃度の分布例を示す。ツェナーダイオードの接合は、図5(A)のF1に示す境界で形成されることになる。そしてツェナー電圧VZは、この境界でのn+型不純物濃度(F2参照。n+型不純物領域12bを形成する例えばヒ素Asの濃度)と、この境界でのp+型不純物濃度(F3参照。p+型不純物領域16を形成する例えばボロンBF2の濃度)とで決められる。
【0068】
図6に、n+型不純物濃度を2.0×1020cm−3に固定した場合での、p+型不純物濃度とツェナー電圧との関係を示す。図6に示すように、例えばツェナー電圧VZを9Vにするためには、p+型不純物濃度を3.0×1017cm−3程度にすればよいことがわかる。同様に、ツェナー電圧VZを7V、5Vにするためには、各々、p+型不純物濃度を6.0×1017cm−3、1.0×1018cm−3程度にすればよいことがわかる。即ちp+型不純物濃度を大きくすればするほど、ツェナー電圧VZは小さくなる。
【0069】
このようにp+型不純物濃度を制御することで、ツェナー電圧VZを所望の値に簡易に調整できるようになる。
【0070】
{デバイスの製造方法}
図1に示す第1の実施の形態にかかる半導体装置の入出力回路部の製造方法を、図1、図7〜図11を用いて説明する。
【0071】
まず、図7に示すように、LOCOS法を用いて、p型シリコン基板10のp型ウェル15に所定パターンのフィールド酸化層18a、18bを形成する。
【0072】
次に、図8に示すように、レジスト40をp型シリコン基板10が覆われるように形成する。レジスト40は、フィールド酸化層18bおよびその周辺のp型ウェル15を露出させる開口部40aを有する。レジスト40をマスクとして、p型シリコン基板10にn型イオン(例えば、リン)を選択的にイオン注入し、n型ウェル14を形成する。なお、n型ウェル14を先に形成し、フィールド酸化層18a、18bを後に形成してもよい。
【0073】
次に、図9に示すように、公知の方法を用いて、トランジスタ形成部200にゲート酸化層28、ポリシリコン層24(ゲート電極)を形成する。
【0074】
次に、図10に示すように、フィールド酸化層18a、18b、ポリシリコン層24(ゲート電極)をマスクとして、n型イオン(例えば、リン)を選択的にイオン注入し、LDD構造のためのn型低濃度領域を形成する。そして、公知の方法を用いて、ポリシリコン層24(ゲート電極)の側面にサイドウォール酸化層30a、30bを形成する。そして、フィールド酸化層18a、18b、ポリシリコン層24(ゲート電極)、サイドウォール酸化層30a、30bをマスクとして、n型イオン(例えば、リン)を選択的にイオン注入し、n+型不純物領域12a、12b、n+型ドレイン領域26a、n+型ソース領域26bを形成する。
【0075】
次に、図11に示すように、レジスト42をp型シリコン基板10が覆われるように形成する。レジスト42は、フィールド酸化層18aとn+型不純物領域12bとの境界部を露出させる開口部42aを有する。レジスト42をマスクとして、p型シリコン基板10にp型イオン(例えば、ヒ素)を選択的にイオン注入し、p+型不純物領域16を形成する。これにより、p+型不純物領域16とn+型不純物領域12bから構成されるツェナーダイオード8が形成される。
【0076】
この製造方法において、ツェナーダイオード8の構成要素であるn+型不純物領域12bとp+型不純物領域16は、連続して形成されている。これにより、接合が良好なツェナーダイオード8を形成することができる。すなわち、n+型不純物領域12bを形成する工程とp+型不純物領域16を形成する工程との間に別の工程が入ると、ツェナーダイオード8の接合部形成に悪影響を与えることがある。なお、p+型不純物領域16を形成する工程が先でn+型不純物領域12bを形成する工程が後でもよい。
【0077】
製造工程の説明に戻る。図1に示すように、公知の方法を用いて、シリサイド層20a〜20eを形成する。次に、CVD法を用いて、p型シリコン基板10を覆うようにシリコン酸化層32を形成する。
【0078】
そして、フォトリソグラフィとエッチングを用いて、シリコン酸化層32にコンタクトホール34a、34bを形成する。
【0079】
そして、スパッタリングによりアルミニウム合金層をシリコン酸化層32上およびコンタクトホール34a、34bに形成する。
【0080】
最後に、フォトリソグラフィとエッチングを用いて、アルミニウム合金層をパターンニングし、配線層36a、36bを形成する。以上の工程により、半導体装置の入出力回路部が完成する。
【0081】
[第2の実施の形態]
図12は本発明の第2の実施の形態にかかる半導体装置の保護回路部の断面図である。保護回路部以外の構成は第1の実施の形態にかかる半導体装置と同じである。図1に示す第1の実施の形態にかかる半導体装置と実質的に同様な機能を有する部分には同一の符号を付している。第1の実施の形態にかかる半導体装置との主要な相違点を説明し、これ以外については説明を省略する。
【0082】
本発明にかかる半導体装置はツェナーダイオード8に電流を流すことにより、MOSトランジスタの静電破壊を防いでいる。ツェナーダイオード8に電流が流れることにより、ツェナーダイオード8の接合部では熱が発生する。ところで、配線層と不純物領域とのコンタクト部は熱に弱い。よって、コンタクト部はできるだけ熱の影響を受けないようにする必要がある。
【0083】
そこで、第2の実施の形態にかかる半導体装置において、コンタクトホール34bとフィールド酸化層18bの距離dをデザインルール上の最小寸法にしている。これにより、コンタクト部46とツェナーダイオード8との距離を大きくすることができる。したがって、コンタクト部46がツェナーダイオード8から受ける熱の影響を少なくできるので、コンタクト破壊の可能性を低くすることができる(または、なくすことができる)。
【0084】
なお、第1および第2の実施の形態では、n+型不純物領域12aを接地しているが、本発明はこれに限定されず、n+型不純物領域12aが高電位側に接続されていてもよい。
【図面の簡単な説明】
【図1】本発明の第1の実施の形態にかかる半導体装置の入出力回路部の断面図である。
【図2】本発明の第1の実施の形態にかかる半導体装置の平面図である。
【図3】本発明の第1の実施の形態にかかる半導体装置の入出力回路部の等価回路図である。
【図4】ツェナー電圧VZの設定について説明するための図である。
【図5】図5(A)、(B)は、不純物の濃度分布について説明するための図である。
【図6】p型不純物濃度とツェナー電圧との関係について示す図である。
【図7】本発明の第1の実施の形態にかかる半導体装置の入出力回路部の製造方法の第1工程を示すシリコン基板の断面図である。
【図8】本発明の第1の実施の形態にかかる半導体装置の入出力回路部の製造方法の第2工程を示すシリコン基板の断面図である。
【図9】本発明の第1の実施の形態にかかる半導体装置の入出力回路部の製造方法の第3工程を示すシリコン基板の断面図である。
【図10】本発明の第1の実施の形態にかかる半導体装置の入出力回路部の製造方法の第4工程を示すシリコン基板の断面図である。
【図11】本発明の第1の実施の形態にかかる半導体装置の入出力回路部の製造方法の第5工程を示すシリコン基板の断面図である。
【図12】本発明の第2の実施の形態にかかる半導体装置の保護回路部の断面図である。
【図13】特開平7−202126号公報に開示された半導体装置の断面図である。
【符号の説明】
2 バイポーラトランジスタ
4 MOSトランジスタ
6 寄生バイポーラトランジスタ
8 ツェナーダイオード
12a、12b n+型不純物領域
14 n型ウェル
15a、15b p型領域
16 p+型不純物領域
18a、18b フィールド酸化層
20a〜20e シリサイド層
26a n+型ドレイン領域
26b n+型ソース領域
34b コンタクトホール
36b 配線層
38 寄生ダイオード
44 接合部
46 コンタクト部
100 保護回路部
200 トランジスタ形成部
300 入出力回路部
400 パッド
600 半導体装置
Claims (10)
- 半導体基板に形成された半導体回路部と、
前記半導体基板に形成され、前記半導体回路部のサージ破壊を防止するための保護回路部と、
を備えた半導体装置であって、
前記半導体回路部は、電界効果トランジスタを含み、
前記電界効果トランジスタは、チャネル領域が形成される第1導電型の第1領域と、第2導電型の第1および第2のソース/ドレイン領域と、を有し、
前記保護回路部は、バイポーラトランジスタ、ツェナーダイオード、素子分離絶縁層および第2導電型の接続領域を含み、
前記バイポーラトランジスタは、第2導電型の第2領域、第1導電型の第3領域および第2導電型の第4領域を有し、
前記第2領域には、配線層が電気的に接続され、
前記ツェナーダイオードは、前記第2領域および第1導電型の第5領域を有し、
前記素子分離絶縁層は、前記第2領域と前記第1のソース/ドレイン領域を分離し、
前記接続領域は、前記半導体基板内に設けられ、前記第2領域と前記第1のソース/ドレイン領域を電気的に接続する、半導体装置。 - 請求項1において、
前記半導体回路部および前記保護回路部は、シリサイド層を有している、半導体装置。 - 請求項1または2において、
前記第5領域は、前記第3領域中に形成され、
前記第5領域の第1導電型不純物濃度は、前記第3領域の第1導電型不純物濃度よりも高い、半導体装置。 - 請求項1〜3のいずれかにおいて、
前記保護回路部は、層間絶縁層を備え、
前記層間絶縁層は、前記第2領域上に形成されたコンタクトホールを有し、
前記コンタクトホール内には、前記配線層が形成され、
前記コンタクトホールと前記素子分離絶縁層との距離は、デザインルール上の最小寸法である、半導体装置。 - 請求項1〜4のいずれかにおいて、
前記ツェナーダイオードのツェナー電圧は、前記第1のソース/ドレイン領域と前記第1領域とを含む寄生ダイオードのアバランシェブレークダウン電圧よりも低い、半導体装置。 - 請求項1〜5のいずれかにおいて、
前記ツェナーダイオードのツェナー電圧は、前記第1のソース/ドレイン領域と前記第1領域とを含む寄生ダイオードのスナップバック電圧よりも低い、半導体装置。 - 請求項1〜6のいずれかにおいて、
前記ツェナーダイオードのツェナー電圧は、前記半導体装置の絶対最大定格電圧以上である、半導体装置。 - 請求項1〜7のいずれかにおいて、
前記ツェナーダイオードのツェナー電圧は、前記第5領域の第1導電型不純物濃度により制御されている、半導体装置。 - 請求項1〜8のいずれかにおいて、
前記半導体回路部は、入出力回路部または出力回路部を含む、半導体装置。 - 請求項1〜9のいずれかにおいて、
前記半導体装置は、電極部を備え、
前記電極部は、前記半導体基板に形成され
前記電極部は、ボンディングにより外部配線と電気的に接続されるものであり、
前記半導体回路部と前記電極部とは、前記保護回路部を介して電気的に接続されている、半導体装置。
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