JP2000156469A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 半導体回路部の電界効果トランジスタのゲー
ト長が、保護回路部のバイポーラトランジスタのベース
幅の制約を受けない構造の半導体装置を提供すること。 【解決手段】 フィールド酸化層１８ｂの長さＬ₁はフ
ィールド酸化層１８ｃの長さＬ₂より小さいので、ｎ型
領域１４ａの長さはｎ型領域１４ｂの長さより小さくな
る。よって、ｎ型領域１４ａの抵抗Ｒ₁はｎ型領域１４
ｂの抵抗Ｒ₂より小さくなる。これにより、静電気によ
る電流をＭＯＳトランジスタ４に流さず、バイポーラト
ランジスタ２に流している。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置に関し、
特に静電気などのサージから半導体回路部を保護する保
護回路部を備えた半導体装置に関する。

【０００２】

【背景技術】半導体装置においては、静電気などのサー
ジにより入出力回路部等が静電破壊されないように、Ｅ
ＳＤ（electrostatic dis charge）耐圧を高める必要が
ある。そして、ＥＳＤ耐圧を高める背景技術として、特
開平７−２０２１２６号公報に開示される技術が知られ
ている。この背景技術について図５を用いて説明する。
図５はこの背景技術の半導体装置の断面図である。

【０００３】この半導体装置において、半導体基板に形
成されたＰウェル８０１には、出力トランジスタ８０２
とバイポーラトランジスタ（ＢＰ）８０４が形成されて
いる。Ｎ型のＬＤＤ（Lightly Doped Drain）構造のＭ
ＯＳＦＥＴである出力トランジスタ８０２は、ゲート電
極８０６を有し、Ｎ⁺領域８１０をソース領域、Ｎ⁺領域
８１２をドレイン領域としている。またバイポーラトラ
ンジスタ（ＢＰ）８０４は、Ｎ⁺領域８１２をコレクタ
領域、Ｐウェル８０１をベース領域、Ｎ⁺領域８１４を
エミッタ領域としている。ここでＮ⁺領域８１０は、配
線層８２０を介してＧＮＤライン（接地電位）に接続さ
れる。またＮ⁺領域８１２は、配線層８２２を介してパ
ッド８３０（出力端子、入出力端子、入力端子等）に接
続される。またＮ⁺領域８１４は、配線層８２４を介し
てＧＮＤライン又は所与のディスチャージラインに接続
される。

【０００４】この背景技術の特徴は、出力トランジスタ
８０２のゲート長（実効チャネル長）Ｌを、バイポーラ
トランジスタ（ＢＰ）８０４のベース幅（実効ベース
幅）ＢＷよりも長くした点にある。このようにすること
で、パッド８３０に高電圧パルス（サージ）８３２が印
加された場合に、Ｎ⁺領域８１２、Ｐウェル８０１及び
Ｎ⁺領域８１０により構成される寄生バイポーラトラン
ジスタ８０２の代わりにバイポーラトランジスタ８０４
をオンさせることができる。この結果、寄生バイポーラ
トランジスタ８０２に大電流が流れるのを防止でき、出
力トランジスタ８０２（特にゲート絶縁膜）が静電破壊
されるのを防止できるようになる。

【０００５】

【発明が解決しようとする課題】上記のように、この背
景技術では、出力トランジスタ８０２のゲート長Ｌを、
バイポーラトランジスタ８０４のベース幅ＢＷよりも長
くすることにより、バイポーラトランジスタ８０４にサ
ージによる電流を流している。

【０００６】よって、この背景技術では出力トランジス
タ８０２のゲート長Ｌをバイポーラトランジスタ８０４
のベース幅ＢＷよりも小さくできない制約を受ける。こ
の制約により、例えば、ゲート長Ｌをデザインルール上
の最小寸法にできず、これが半導体装置の微細化の妨げ
となる。

【０００７】本発明は、このような課題を解決するため
になされたものであり、その目的は、半導体回路部の電
界効果トランジスタのゲート長が、保護回路部のバイポ
ーラトランジスタのベース幅の制約を受けない構造の半
導体装置を提供することである。

【０００８】

【課題を解決するための手段】本発明は、半導体基板に
形成された半導体回路部と、前記半導体基板に形成さ
れ、前記半導体回路部のサージ破壊を防止するための保
護回路部と、を備えた半導体装置であって、前記半導体
回路部は、電界効果トランジスタを含み、前記電界効果
トランジスタは、チャネル領域が形成される第１導電型
の第１領域と、第２導電型の第１および第２のソース／
ドレイン領域と、を有し、前記保護回路部は、バイポー
ラトランジスタ、第２導電型のコンタクト領域、第１素
子分離絶縁層、第２素子分離絶縁層、第２導電型の第１
接続領域および第２導電型の第２接続領域を含み、前記
バイポーラトランジスタは、第２導電型の第２領域、第
１導電型の第３領域および第２導電型の第４領域を有
し、前記コンタクト領域には、配線層が電気的に接続さ
れ、前記第１素子分離絶縁層は、前記コンタクト領域と
前記第２領域を分離し、前記第１接続領域は、前記第１
素子分離絶縁層下に形成され、前記第１接続領域は、前
記コンタクト領域と前記第２領域を電気的に接続し、前
記第２素子分離絶縁層は、前記コンタクト領域と前記第
１のソース／ドレイン領域を分離し、前記第２接続領域
は、前記第２素子分離絶縁層下に形成され、前記第２接
続領域は、前記コンタクト領域と前記第１のソース／ド
レイン領域を電気的に接続し、前記第１接続領域の抵抗
は、前記第２接続領域の抵抗より小さい、半導体装置で
ある。

【０００９】上記構造をした本発明にかかる半導体装置
が、静電気などのサージによる電流（以下、電流とい
う。）を保護回路部に流し、半導体回路部の静電破壊を
防ぐことができる理由を説明する。本発明にかかる半導
体装置によれば、第１接続領域の抵抗が第２接続領域の
抵抗より小さい。したがって、コンタクト領域に静電気
などのサージが印加されると、電流は第２接続領域では
なく第１接続領域を流れる。そして、電流は第２領域を
通り第３領域を流れる。これによる電圧降下でバイポー
ラトランジスタがＯＮ状態になり、電流は第４領域を通
り外部に放電される。

【００１０】このように、本発明にかかる半導体装置に
よれば、電界効果トランジスタのゲート長をバイポーラ
トランジスタのベース幅よりも長くしなければならない
という制約がない。よって、例えば、ゲート長をデザイ
ンルール上の最小寸法にでき、これにより半導体装置の
微細化を図ることができる。

【００１１】「第１接続領域の抵抗が第２接続領域の抵
抗より小さい」は、例えば、コンタクト領域から第２領
域へ向かう方向における第１素子分離絶縁層の長さを、
コンタクト領域から第１のソース／ドレイン領域へ向か
う方向における第２素子分離絶縁層の長さより小さくす
ることにより実現することができる。つまり、これによ
れば、第１接続領域の長さは第２接続領域の長さより小
さくなるので、第１接続領域の抵抗が第２接続領域の抵
抗より小さくなるのである。

【００１２】また、本発明にかかる半導体装置におい
て、第１接続領域は第１素子分離絶縁層下にあるので、
第１接続領域が半導体基板の表面に位置する場合に比べ
て、単位面積あたりの抵抗値を大きくできるため、保護
回路部の面積を小さくすることができる。

【００１３】なお、本明細書において、第１のソース／
ドレイン領域とはソース領域およびドレイン領域のすく
なくとも一方の機能を果たす領域という意味である。第
２のソース／ドレイン領域も同じ意味である。

【００１４】本発明にかかる半導体装置において、前記
半導体回路部および前記保護回路部はシリサイド層を有
している、のが望ましい。シリサイド層が半導体回路部
に形成される理由をまず説明し、次に、保護回路部がシ
リサイド層を有するのが望ましい理由を説明する。

【００１５】半導体装置を微細化するためには、ＭＯＳ
トランジスタの平面寸法の縮小とともに、ソース／ドレ
イン領域の深さを浅くする必要がある。しかしながら、
ソース／ドレイン領域の深さを浅くすると、ソース／ド
レイン領域の抵抗が増加してしまう。そこで、これを抑
制するため、ソース／ドレイン領域の表面にシリサイド
層を自己整合的に形成するサリサイド構造が採用され
る。

【００１６】シリサイド層は、以上の理由で半導体回路
部に形成される。シリサイド層を半導体回路部のみに形
成し、保護回路部に形成しないのは、シリサイド層のパ
ターンニングの複雑化を招く。よって、保護回路部にも
シリサイド層を形成しているのである。

【００１７】さて、このシリサイド層を備える構造にお
いて、前記第２領域上にはシリサイド層が形成され、前
記第２領域の抵抗は、前記シリサイド層と前記第２領域
の接触抵抗の二倍より小さい、のが望ましい。このよう
にすれば、電流がこのシリサイド層を流れないように
（又は流れにくく）することができる。

【００１８】まず、電流が第２領域上のシリサイド層を
流れることの問題点を説明する。シリサイド層の抵抗
は、通常、第２領域の抵抗より小さいので、第１接続領
域を流れた電流は、通常、第２領域からシリサイド層を
流れ、シリサイド層から第２領域に流れ、そして第３領
域に流れる。このとき、第２領域と第３領域の接合部の
うち、シリサイド層近傍の部分に電流が集中し、第２領
域と第３領域の接合部が絶縁破壊することがある。

【００１９】次に、第２領域の抵抗がシリサイド層と第
２領域の接触抵抗の二倍より小さい構造によれば、電流
がシリサイド層に流れないように（又は流れにくく）す
ることができる理由を説明する。

【００２０】電流が第２領域からシリサイド層を流れそ
して第２領域を流れるときの抵抗Ｒは、次の式で表すこ
とができる。

【００２１】Ｒ＝Ｒｃ₁＋Ｒｓ＋Ｒｃ₂ Ｒｃ₁：電流が第２領域からシリサイド層に流れるとき
の抵抗 Ｒｓ：シリサイド層の抵抗 Ｒｃ₂：電流がシリサイド層から第２領域に流れるとき
の抵抗 Ｒｃ₁およびＲｃ₂は、ともにシリサイド層と第２領域の
接触抵抗Ｒｃである。ＲｓはＲｃに比べて無視するほど
小さい。よって、 Ｒ≒２Ｒｃ と近似することができる。この式から分かるように、第
２領域の抵抗が２Ｒｃ（接触抵抗の二倍）より小さい
と、第１接続領域から第２領域に流れた電流はシリサイ
ド層を経由することなく、第３領域に流れる。よって、
第２領域と第３領域の接合部のうち、シリサイド層近傍
の部分に電流が集中する現象をなくすことができるの
で、第２領域と第３領域の接合部が容易に絶縁破壊する
のを防ぐことができる。

【００２２】そして、第２領域の抵抗をシリサイド層と
第２領域の接触抵抗の二倍より小さくする手段として、
例えば、次の二つがある。

【００２３】一つは、前記第２領域の不純物濃度を制御
する。これによれば、第２領域の不純物濃度を高くする
ことにより、第２領域の抵抗を容易に小さくすることが
できる。

【００２４】もう一つは、前記第２領域の電気が流れる
方向の長さを制御する。これによれば、この長さを小さ
くすることにより、上記Ｒｃ₁およびＲｃ₂の値をほとん
ど変化させることなく、第２領域の抵抗を小さくするこ
とができる。

【００２５】本発明にかかる半導体装置おいて、前記第
１のソース／ドレイン領域と、前記第１領域と、前記第
２のソース／ドレイン領域と、で寄生バイポーラトラン
ジスタが構成され、前記バイポーラトランジスタのブレ
ークダウン電圧は、前記寄生バイポーラトランジスタの
ブレークダウン電圧と等しい、のが望ましい。

【００２６】これによれば、バイポーラトランジスタの
ブレークダウン電圧と寄生バイポーラトランジスタのブ
レークダウン電圧が等しいので、電流を保護回路部に流
すために考慮するパラメータ数を少なくすることができ
る。

【００２７】そして、バイポーラトランジスタのブレー
クダウン電圧と寄生バイポーラトランジスタのブレーク
ダウン電圧を等しくするための手段として、例えば、第
２領域の寸法、不純物濃度を第１ソース／ドレイン領域
のそれらと同じにし、かつ第３領域の寸法、不純物濃度
を第１領域のそれらと同じにし、かつ第４領域の寸法、
不純物濃度を第２ソース／ドレイン領域のそれらと同じ
にすることがある。

【００２８】なお、バイポーラトランジスタのブレーク
ダウン電圧は、寄生バイポーラトランジスタのブレーク
ダウン電圧と等しいという意味は、文字通り等しいとい
う意味の他、バイポーラトランジスタのブレークダウン
電圧と寄生バイポーラトランジスタのブレークダウン電
圧の違いを考慮しなくてもよい程度の相違も含まれる。

【００２９】本発明にかかる半導体装置おいて、電極部
を備え、前記電極部は、前記半導体基板に形成され前記
電極部は、ボンディングにより外部配線と電気的に接続
されるものであり、前記半導体回路部と前記電極部と
は、前記保護回路部を介して電気的に接続されている、
のが望ましい。

【００３０】半導体装置は電極部を介して外部素子と電
気的に接続されるので、静電気などのサージによる電流
は電極部を介して半導体装置に流れ込む。これによれ
ば、半導体回路部と電極部とは保護回路部を介して電気
的に接続されているので、電極部を介して半導体装置に
流れ込んだ電流が半導体回路部に流れるのを防ぐことが
できる。

【００３１】本発明にかかる半導体装置おいて、前記第
４領域は接地されている、のが望ましい。これによれ
ば、保護回路部のバイポーラトランジスタを流れた電流
は第４領域を介して接地に放電される。

【００３２】本発明にかかる半導体装置おいて、前記半
導体回路部として、例えば、入出力回路部、入力回路
部、出力回路部がある。

【００３３】本発明にかかる半導体装置おいて、第２導
電型のウェルを備え、前記ウェルは、前記第１接続領域
および前記第２接続領域を含む、のが望ましい。これに
よれば、第１接続領域、第２接続領域を同時に作製する
ことができる。

【００３４】

【発明の実施の形態】［第１の実施の形態］ ｛デバイスの構造｝図１は本発明の第１の実施の形態に
かかる半導体装置の入出力回路部の断面図である。図２
は本発明の第１の実施の形態にかかる半導体装置の平面
図である。図１および図２を用いて、第１の実施の形態
にかかる半導体装置の構造を説明する。

【００３５】図２に示すように、半導体装置６００はチ
ップ状をしている。半導体装置６００は論理回路部５０
０、入出力回路部３００およびパッド４００を備える。
論理回路部５００、入出力回路部３００およびパッド４
００は、半導体基板の一例であるシリコン基板に形成さ
れている。

【００３６】論理回路部５００は、シリコン基板の表面
の中央部に位置している。

【００３７】入出力回路部３００は複数あり、論理回路
部５００を囲むようにシリコン基板の表面に位置してい
る。入出力回路部３００は半導体回路部の一例である。

【００３８】パッド４００は複数あり、入出力回路部３
００よりさらに外側のシリコン基板の表面に位置してい
る。各パッド４００はそれぞれ、各入出力回路部３００
と対応している。パッド４００にはボンディングがなさ
れる。パッド４００は電極部の一例である。

【００３９】次に、図１を用いて、入出力回路部３００
の断面構造を説明する。入出力回路部３００は保護回路
部１００およびトランジスタ形成部２００を備える。な
お、第１の実施の形態では入出力回路部内に保護回路部
が形成されているが、保護回路部が入出力回路部とは別
にシリコン基板に形成されていてもよい。

【００４０】保護回路部１００の詳細を説明する。保護
回路部１００は、バイポーラトランジスタ２、ｎ⁺型不
純物領域１２ｃ、フィールド酸化層１８ｂ、フィールド
酸化層１８ｃおよびｎ型ウェル１４を含む。

【００４１】まず、バイポーラトランジスタ２から説明
する。ｐ型シリコン基板１０のｐ型ウェル１５内には、
互いに間隔を設けて、ｎ⁺型不純物領域１２ａ、１２ｂ
が形成されている。ｎ⁺型不純物領域１２ａはバイポー
ラトランジスタ２のエミッタ領域となる。ｎ⁺型不純物
領域１２ｂはバイポーラトランジスタ２のコレクタ領域
となる。ｐ型領域１５ａはｎ⁺型不純物領域１２ａとｎ⁺
型不純物領域１２ｂの間に位置するｐ型ウェル１５であ
る。ｐ型領域１５ａはバイポーラトランジスタ２のベー
ス領域となる。ｎ⁺型不純物領域１２ｂは第２導電型の
第２領域の一例であり、ｐ型領域１５ａは第１導電型の
第３領域の一例であり、ｎ⁺型不純物領域１２ａは第２
導電型の第４領域の一例である。

【００４２】ｎ⁺型不純物領域１２ａ、１２ｂ上には、
それぞれシリサイド層２０ａ、２０ｂが形成されてい
る。ｐ型ウェル１５の表面にはフィールド酸化層１８ａ
が形成されている。ｎ⁺型不純物領域１２ａとｎ⁺型不純
物領域１２ｂはフィールド酸化層１８ａによって分離さ
れている。

【００４３】ｎ型ウェル１４はｐ型ウェル１５内に形成
されている。ｎ型ウェル１４の一方の端部はｎ⁺型不純
物領域１２ｂ下で、ｎ⁺型不純物領域１２ｂと接触して
いる。ｎ型ウェル１４の他方の端部はｎ⁺型ドレイン領
域２６ａ下で、ｎ⁺型ドレイン領域２６ａと接触してい
る。ｎ⁺型ドレイン領域２６ａはＭＯＳトランジスタ４
の構成要素である。ＭＯＳトランジスタ４については後
で説明する。

【００４４】ｎ⁺型不純物領域１２ｃはｎ型ウェル１４
内に形成されている。ｎ⁺型不純物領域１２ｃ上にはシ
リサイド層２０ｃが形成されている。ｎ⁺型不純物領域
１２ｃは第２導電型のコンタクト領域の一例である。

【００４５】ｎ⁺型不純物領域１２ｃとｎ⁺型不純物領域
１２ｂはｎ型領域１４ａにより電気的に接続されてい
る。ｎ型領域１４ａとは、ｎ型ウェル１４のうち、ｎ⁺
型不純物領域１２ｃとｎ⁺型不純物領域１２ｂとの間に
位置する領域のことである。ｎ型領域１４ａは第１接続
領域の一例である。

【００４６】ｎ⁺型不純物領域１２ｃとｎ⁺型ドレイン領
域２６ａはｎ型領域１４ｂにより電気的に接続されてい
る。ｎ型領域１４ｂとは、ｎ型ウェル１４のうち、ｎ⁺
型不純物領域１２ｃとｎ⁺型ドレイン領域２６ａとの間
に位置する領域のことである。ｎ型領域１４ｂは第２接
続領域の一例である。

【００４７】第１の実施の形態では、ｎ型ウェル１４が
第１接続領域および第２接続領域の機能を果たしてい
る。しかしながら、ｎ型ウェルを二つ形成し、一方を第
１接続領域とし、他方を第２接続領域としてもよい。

【００４８】ｎ型ウェル１４の表面にはフィールド酸化
層１８ｂ、１８ｃが形成されている。ｎ⁺型不純物領域
１２ｂとｎ⁺型不純物領域１２ｃはフィールド酸化層１
８ｂによって分離されている。また、ｎ⁺型不純物領域
１２ｃとｎ⁺型ドレイン領域２６ａはフィールド酸化層
１８ｃによって分離されている。フィールド酸化層１８
ｂは第１素子分離絶縁層の一例であり、フィールド酸化
層１８ｃは第２素子分離絶縁層の一例である。

【００４９】フィールド酸化層１８ｂの長さＬ₁はフィ
ールド酸化層１８ｃの長さＬ₂より小さい。このよう
に、フィールド酸化層１８ｂの長さＬ₁はフィールド酸
化層１８ｃの長さＬ₂より小さいので、ｎ型領域１４ａ
の長さはｎ型領域１４ｂの長さより小さくなる。よっ
て、ｎ型領域１４ａの抵抗Ｒ₁はｎ型領域１４ｂの抵抗
Ｒ₂より小さくなる。

【００５０】ここで、例えば、ｎ型ウェル１４の不純物
濃度が、５Ｅ１６〜１７／ｃｍ³のとき、フィールド酸
化層１８ｂの長さＬ₁は、例えば、０．６〜１．０μｍ
であり、フィールド酸化層１８ｃの長さＬ₂は、例え
ば、１．２〜２．０μｍである。

【００５１】第１の実施の形態では、フィールド酸化層
１８ｂの長さＬ₁が、コンタクト領域から第２領域へ向
かう方向における第１素子分離絶縁層の長さを意味す
る。また、フィールド酸化層１８ｃの長さＬ₂が、コン
タクト領域から第１のソース／ドレイン領域へ向かう方
向における第２素子分離絶縁層の長さを意味する。

【００５２】次に、トランジスタ形成部２００を詳細に
説明する。トランジスタ形成部２００には複数のＭＯＳ
トランジスタが形成される。この図面ではＭＯＳトラン
ジスタ４があらわれている。これらのＭＯＳトランジス
タにより入出力制御をする回路が構成される。

【００５３】ＭＯＳトランジスタ４の構造について説明
する。ＭＯＳトランジスタ４は、ゲート電極２２、ｎ⁺
型ドレイン領域２６ａおよびｎ⁺型ソース領域２６ｂを
備えている。

【００５４】ｎ⁺型ドレイン領域２６ａおよびｎ⁺型ソー
ス領域２６ｂは、ＬＤＤ構造をしている。ｎ⁺型ドレイ
ン領域２６ａ、ｎ⁺型ソース領域２６ｂはｐ型シリコン
基板１０のｐ型ウェル１５内に、互いに間隔を設けて形
成されている。ｎ⁺型ドレイン領域２６ａ、ｎ⁺型ソース
領域２６ｂ上には、それぞれシリサイド層２０ｄ、２０
ｆが形成されている。

【００５５】ゲート電極２２はｐ型領域１５ｂ上にゲー
ト酸化層２８を介して位置している。ｐ型領域１５ｂは
ｎ⁺型ドレイン領域２６ａとｎ⁺型ソース領域２６ｂの間
に位置するｐ型ウェル１５である。ｐ型領域１５ｂには
チャネル領域が形成される。ｐ型領域１５ｂは第１領域
の一例である。

【００５６】ゲート電極２２はポリシリコン層２４と、
ポリシリコン層２４上に位置するシリサイド層２０ｅ
と、が積層された構造をしている。ゲート電極２２の一
方の側面、他方の側面には、それぞれサイドウォール酸
化層３０ａ、３０ｂが形成されている。

【００５７】ｎ⁺型ドレイン領域２６ａ、ｐ型領域１５
ｂおよびｎ⁺型ソース領域２６ｂにより寄生バイポーラ
トランジスタ６が構成されている。バイポーラトランジ
スタ２のエミッタ領域（ｎ⁺型不純物領域１２ａ）の寸
法および不純物濃度は、寄生バイポーラトランジスタ６
のエミッタ領域（ｎ⁺型ソース領域２６ｂ）のそれらと
同じである。バイポーラトランジスタ２のベース領域
（ｐ型領域１５ａ）の寸法および不純物濃度は、寄生バ
イポーラトランジスタ６のベース領域（ｐ型領域１５
ｂ）のそれらと同じである。バイポーラトランジスタ２
のコレクタ領域（ｎ⁺型不純物領域１２ｂ）の寸法およ
び不純物濃度は、寄生バイポーラトランジスタ６のコレ
クタ領域（ｎ⁺型ドレイン領域２６ａ）のそれらと同じ
である。

【００５８】したがって、バイポーラトランジスタ２の
ブレークダウン電圧は寄生バイポーラトランジスタ６の
ブレークダウン電圧と等しくなる。これにより、電流を
保護回路部に流すために考慮するパラメータ数を少なく
することができる。

【００５９】なお、バイポーラトランジスタ２のエミッ
タ領域、ベース領域およびコレクタ領域の不純物濃度を
制御することにより、バイポーラトランジスタ２の寸法
を寄生バイポーラトランジスタ６の寸法と異ならせなが
らも、バイポーラトランジスタ２のブレークダウン電圧
を寄生バイポーラトランジスタ６のブレークダウン電圧
と等しくすることができる。

【００６０】次に、保護回路部１００およびトランジス
タ形成部２００の上層について説明する。保護回路部１
００およびトランジスタ形成部２００を覆うように、シ
リコン酸化層３２がｐ型シリコン基板１０に形成されて
いる。シリコン酸化層３２には、シリサイド層２０ａの
一部を露出させるコンタクトホール３４ａ、シリサイド
層２０ｃの一部を露出させるコンタクトホール３４ｂ
が、それぞれ形成されている。

【００６１】シリコン酸化層３２上には配線層３６ａ、
３６ｂが位置している。配線層３６ａは接地されてい
る。配線層３６ａはコンタクトホール３４ａに埋め込ま
れており、シリサイド層２０ａを介してｎ⁺型不純物領
域１２ａと電気的に接続されている。配線層３６ｂはパ
ッド４００と電気的に接続されている。配線層３６ｂは
コンタクトホール３４ｂに埋め込まれており、シリサイ
ド層２０ｃを介してｎ⁺型不純物領域１２ｃと電気的に
接続されている。配線層３６ａ、３６ｂは、例えば、ア
ルミニウム合金からなる。

【００６２】なお、ｎ⁺型ドレイン領域２６ａ（シリサ
イド層２０ｄ）上にはコンタクトホールが形成されてお
らず、ｎ⁺型ドレイン領域２６ａへのドレイン電圧は、
配線層３６ｂ、ｎ⁺型不純物領域１２ｃおよびｎ型領域
１４ｂを介して、印加される。一方、ｎ⁺型ソース領域
２６ｂ（シリサイド層２０ｆ）上には、この断面とは別
の箇所においてコンタクトホールが形成されている。こ
のコンタクトホールにはｎ⁺型ソース領域２６ｂと電気
的に接続される配線層が形成されている。

【００６３】｛等価回路｝図３は本発明の第１の実施の
形態にかかる半導体装置の入出力回路部の等価回路図で
ある。図３を用いて、第１の実施の形態にかかる半導体
装置の入出力回路部の等価回路を説明する。パッド４０
０からの配線（配線層）３６ｂは入出力回路部３００と
電気的に接続されている。入出力回路部３００は保護回
路部１００およびトランジスタ形成部２００を含む。

【００６４】保護回路部１００はバイポーラトランジス
タ２、抵抗Ｒ₁および抵抗Ｒ₂を含む。バイポーラトラン
ジスタ２のエミッタおよびベースは接地線Ｖ_SSと電気的
に接続されている。パッド４００からの配線（配線層）
３６ｂは保護回路部１００内で二つに別れ、一つは抵抗
Ｒ₁を介してバイポーラトランジスタ２のコレクタと電
気的に接続されている。他の一つは抵抗Ｒ₂を介してト
ランジスタ形成部２００のＭＯＳトランジスタと電気的
に接続されている。抵抗Ｒ₁は図１の説明箇所で説明し
たように、ｎ型領域１４ａの抵抗である。また、抵抗Ｒ
₂はｎ型領域１４ｂの抵抗である。

【００６５】トランジスタ形成部２００にはｎ型のＭＯ
Ｓトランジスタ４、ｐ型のＭＯＳトランジスタが、それ
ぞれ複数個づつ形成されている。

【００６６】｛保護回路の動作｝保護回路部１００の動
作を図１および図３を用いて説明する。静電気などのサ
ージによる電流は、パッド４００および配線（配線層）
３６ｂを介して、ｎ⁺型不純物領域１２ｃに流れる。そ
して、電流は抵抗値が大きい抵抗Ｒ₂ではなく、抵抗値
が小さい抵抗Ｒ₁を流れる（抵抗Ｒ₁が抵抗Ｒ₂より抵抗
値が小さい理由は、フィールド酸化層１８ｂ、１８ｃの
説明箇所で説明している）。その後、電流はバイポーラ
トランジスタ２を流れ、配線層３６ａを介して、接地線
Ｖ_SSから外部に放電される。以上の動作により、トラン
ジスタ形成部２００のＭＯＳトランジスタの静電破壊を
防いでいる。

【００６７】このように、第１の実施の形態にかかる半
導体装置において、抵抗Ｒ₁の抵抗値および抵抗Ｒ₂の抵
抗値を制御することにより、電流をＭＯＳトランジスタ
４に流さず、バイポーラトランジスタ２に流している。
このため、第１の実施の形態にかかる半導体装置によれ
ば、ＭＯＳトランジスタ４のゲート長をバイポーラトラ
ンジスタ２のベース幅よりも長くしなければならないと
いう制約がなく、ゲート長を短くできる。この結果、第
１の実施の形態にかかる半導体装置によれば、高いＥＳ
Ｄ耐圧を確保しながら半導体装置をコンパクト化でき
る。

【００６８】以上に説明した保護回路部の動作や半導体
装置の効果は、後で説明する第２の実施の形態でも言え
ることである。

【００６９】｛デバイスの製造方法｝図１に示す第１の
実施の形態にかかる半導体装置の入出力回路部の製造方
法を、図１を参照しながら説明する。まず、レジストを
マスクとして、ｐ型シリコン基板１０のｐ型ウェル１５
にｎ型イオン（例えば、リン）を選択的にイオン注入
し、ｎ型ウェル１４を形成する。

【００７０】次に、ＬＯＣＯＳ法を用いて、ｐ型ウェル
１５に所定パターンのフィールド酸化層１８ａ、１８
ｂ、１８ｃを形成する。

【００７１】次に、公知の方法を用いて、ゲート酸化層
２８、ポリシリコン層２４を形成する。

【００７２】次に、フィールド酸化層１８ａ、１８ｂ、
１８ｃ、ポリシリコン層２４（ゲート電極）をマスクと
して、ｎ型イオン（例えば、リン）を選択的にイオン注
入し、ＬＤＤ構造のためのｎ型低濃度領域を形成する。

【００７３】そして、公知の方法を用いて、ポリシリコ
ン層２４（ゲート電極）の側面にサイドウォール酸化層
３０ａ、３０ｂを形成する。そして、フィールド酸化層
１８ａ、１８ｂ、１８ｃ、ポリシリコン層２４（ゲート
電極）、サイドウォール酸化層３０ａ、３０ｂをマスク
として、ｎ型イオン（例えば、リン）を選択的にイオン
注入し、ｎ⁺型不純物領域１２ａ、１２ｂ、１２ｃ、ｎ⁺
型ドレイン領域２６ａ、ｎ⁺型ソース領域２６ｂを形成
する。

【００７４】次に、公知の方法を用いて、シリサイド層
２０ａ〜２０ｆを形成する。

【００７５】次に、ＣＶＤ法を用いて、ｐ型シリコン基
板１０を覆うようにシリコン酸化層３２を形成する。

【００７６】次に、フォトリソグラフィとエッチングを
用いて、シリコン酸化層３２にコンタクトホール３４
ａ、３４ｂを形成する。

【００７７】次に、スパッタリングによりアルミニウム
合金層をシリコン酸化層３２上およびコンタクトホール
３４ａ、３４ｂに形成する。

【００７８】次に、フォトリソグラフィとエッチングを
用いて、アルミニウム合金層をパターンニングし、配線
層３６ａ、３６ｂを形成する。以上の工程により、半導
体装置の入出力回路部が完成する。

【００７９】［第２の実施の形態］図４は本発明の第２
の実施の形態にかかる半導体装置の入出力回路部の断面
図である。入出力回路部以外の構成は第１の実施の形態
にかかる半導体装置と同じである。図１に示す第１の実
施の形態にかかる半導体装置と実質的に同様な機能を有
する部分には同一の符号を付してある。第１の実施の形
態にかかる半導体装置との主要な相違点を説明し、これ
以外については説明を省略する。

【００８０】第２の実施の形態にかかる半導体装置にお
いて、ｎ⁺型不純物領域１２ｂの抵抗は、シリサイド層
２０ｂとｎ⁺型不純物領域１２ｂの接触抵抗の二倍より
小さくされている。これにより、ｎ型領域１４ａからｎ
⁺型不純物領域１２ｂに流れた電流は、矢印Ａで示すよ
うにシリサイド層２０ｂを経由することなく、ｐ型領域
１５ａに流れる。よって、ｎ⁺型不純物領域１２ｂとｐ
型領域１５ａの接合部のうち、シリサイド層２０ｂ近傍
の部分に電流が集中し、この部分が容易に絶縁破壊をす
る、という現象を防ぐことができる。

【００８１】なお、ｎ⁺型不純物領域１２ｂの抵抗がシ
リサイド層２０ｂとｎ⁺型不純物領域１２ｂの接触抵抗
の二倍より小さくされていると、シリサイド層２０ｂに
電流が流れない（又は流れにくくなる）理由は、「課題
を解決するための手段」で説明しているので、ここでは
省略する。

【００８２】ｎ⁺型不純物領域１２ｂの抵抗をシリサイ
ド層２０ｂとｎ⁺型不純物領域１２ｂの接触抵抗の二倍
より小さくするには、ｎ⁺型不純物領域１２ｂの長さＬ₃
を小さくすることが上げられる（例えば、デザインルー
ル上の最小寸法）。また、ｎ⁺型不純物領域１２ｂの不
純物濃度を高くしてもよい。さらに、これらを組み合わ
せてもよい。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態にかかる半導体装置
の入出力回路部の断面図である。

【図２】本発明の第１の実施の形態にかかる半導体装置
の平面図である。

【図３】本発明の第１の実施の形態にかかる半導体装置
の入出力回路部の等価回路図である。

【図４】本発明の第２の実施の形態にかかる半導体装置
の入出力回路部の断面図である。

【図５】特開平７−２０２１２６号公報に開示された半
導体装置の断面図である。

【符号の説明】

２ バイポーラトランジスタ ４ ＭＯＳトランジスタ ６ 寄生バイポーラトランジスタ １２ａ〜１２ｃ ｎ⁺型不純物領域 １４ ｎ型ウェル １４ａ、１４ｂ ｎ型領域 １５ａ、１５ｂ ｐ型領域 １８ａ〜１８ｃ フィールド酸化層 ２０ａ〜２０ｆ シリサイド層 ２６ａ ｎ⁺型ドレイン領域 ２６ｂ ｎ⁺型ソース領域 １００ 保護回路部 ２００ トランジスタ形成部 ３００ 入出力回路部 ４００ パッド ６００ 半導体装置

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78

Claims (11)

【特許請求の範囲】
1. 【請求項１】 半導体基板に形成された半導体回路部
   と、 前記半導体基板に形成され、前記半導体回路部のサージ
   破壊を防止するための保護回路部と、 を備えた半導体装置であって、 前記半導体回路部は、電界効果トランジスタを含み、 前記電界効果トランジスタは、チャネル領域が形成され
   る第１導電型の第１領域と、第２導電型の第１および第
   ２のソース／ドレイン領域と、を有し、 前記保護回路部は、バイポーラトランジスタ、第２導電
   型のコンタクト領域、第１素子分離絶縁層、第２素子分
   離絶縁層、第２導電型の第１接続領域および第２導電型
   の第２接続領域を含み、 前記バイポーラトランジスタは、第２導電型の第２領
   域、第１導電型の第３領域および第２導電型の第４領域
   を有し、 前記コンタクト領域には、配線層が電気的に接続され、 前記第１素子分離絶縁層は、前記コンタクト領域と前記
   第２領域を分離し、 前記第１接続領域は、前記第１素子分離絶縁層下に形成
   され、 前記第１接続領域は、前記コンタクト領域と前記第２領
   域を電気的に接続し、 前記第２素子分離絶縁層は、前記コンタクト領域と前記
   第１のソース／ドレイン領域を分離し、 前記第２接続領域は、前記第２素子分離絶縁層下に形成
   され、 前記第２接続領域は、前記コンタクト領域と前記第１の
   ソース／ドレイン領域を電気的に接続し、 前記第１接続領域の抵抗は、前記第２接続領域の抵抗よ
   り小さい、半導体装置。
2. 【請求項２】 請求項１において、 前記コンタクト領域から前記第２領域へ向かう方向にお
   ける前記第１素子分離絶縁層の長さを、前記コンタクト
   領域から前記第１のソース／ドレイン領域へ向かう方向
   における前記第２素子分離絶縁層の長さより小さくする
   ことにより、前記第１接続領域の抵抗を前記第２接続領
   域の抵抗より小さくする、半導体装置。
3. 【請求項３】 請求項１または２において、 前記半導体回路部および前記保護回路部は、シリサイド
   層を有している、半導体装置。
4. 【請求項４】 請求項３において、 前記第２領域上には、前記シリサイド層が形成され、 前記第２領域の抵抗は、前記シリサイド層と前記第２領
   域の接触抵抗の二倍より小さい、半導体装置。
5. 【請求項５】 請求項４において、 前記第２領域の不純物濃度を制御することにより、前記
   第２領域の抵抗を、前記シリサイド層と前記第２領域の
   接触抵抗の二倍より小さくする、半導体装置。
6. 【請求項６】 請求項４において、 前記第２領域の静電気が流れる方向の長さを制御するこ
   とにより、前記第２領域の抵抗を、前記シリサイド層と
   前記第２領域の接触抵抗の二倍より小さくする、半導体
   装置。
7. 【請求項７】 請求項１〜６のいずれかにおいて、 前記第１のソース／ドレイン領域と、前記第１領域と、
   前記第２のソース／ドレイン領域と、で寄生バイポーラ
   トランジスタが構成され、 前記バイポーラトランジスタのブレークダウン電圧は、
   前記寄生バイポーラトランジスタのブレークダウン電圧
   と等しい、半導体装置。
8. 【請求項８】 請求項１〜７のいずれかにおいて、 電極部を備え、 前記電極部は、前記半導体基板に形成され、 前記電極部は、ボンディングにより外部配線と電気的に
   接続されるものであり、 前記半導体回路部と前記電極部とは、前記保護回路部を
   介して電気的に接続されている、半導体装置。
9. 【請求項９】 請求項１〜８のいずれかにおいて、 前記第４領域は、接地されている、半導体装置。
10. 【請求項１０】 請求項１〜９のいずれかにおいて、 前記半導体回路部は、入出力回路部、入力回路部または
    出力回路部を含む、半導体装置。
11. 【請求項１１】 請求項１〜１０のいずれかにおいて、 第２導電型のウェルを備え、 前記ウェルは、前記第１接続領域および前記第２接続領
    域を含む、半導体装置。