JP2000156469A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000156469A JP2000156469A JP11261719A JP26171999A JP2000156469A JP 2000156469 A JP2000156469 A JP 2000156469A JP 11261719 A JP11261719 A JP 11261719A JP 26171999 A JP26171999 A JP 26171999A JP 2000156469 A JP2000156469 A JP 2000156469A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体回路部の電界効果トランジスタのゲー
ト長が、保護回路部のバイポーラトランジスタのベース
幅の制約を受けない構造の半導体装置を提供すること。 【解決手段】 フィールド酸化層18bの長さL1はフ
ィールド酸化層18cの長さL2より小さいので、n型
領域14aの長さはn型領域14bの長さより小さくな
る。よって、n型領域14aの抵抗R1はn型領域14
bの抵抗R2より小さくなる。これにより、静電気によ
る電流をMOSトランジスタ4に流さず、バイポーラト
ランジスタ2に流している。
ト長が、保護回路部のバイポーラトランジスタのベース
幅の制約を受けない構造の半導体装置を提供すること。 【解決手段】 フィールド酸化層18bの長さL1はフ
ィールド酸化層18cの長さL2より小さいので、n型
領域14aの長さはn型領域14bの長さより小さくな
る。よって、n型領域14aの抵抗R1はn型領域14
bの抵抗R2より小さくなる。これにより、静電気によ
る電流をMOSトランジスタ4に流さず、バイポーラト
ランジスタ2に流している。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特に静電気などのサージから半導体回路部を保護する保
護回路部を備えた半導体装置に関する。
特に静電気などのサージから半導体回路部を保護する保
護回路部を備えた半導体装置に関する。
【0002】
【背景技術】半導体装置においては、静電気などのサー
ジにより入出力回路部等が静電破壊されないように、E
SD(electrostatic dis charge)耐圧を高める必要が
ある。そして、ESD耐圧を高める背景技術として、特
開平7−202126号公報に開示される技術が知られ
ている。この背景技術について図5を用いて説明する。
図5はこの背景技術の半導体装置の断面図である。
ジにより入出力回路部等が静電破壊されないように、E
SD(electrostatic dis charge)耐圧を高める必要が
ある。そして、ESD耐圧を高める背景技術として、特
開平7−202126号公報に開示される技術が知られ
ている。この背景技術について図5を用いて説明する。
図5はこの背景技術の半導体装置の断面図である。
【0003】この半導体装置において、半導体基板に形
成されたPウェル801には、出力トランジスタ802
とバイポーラトランジスタ(BP)804が形成されて
いる。N型のLDD(Lightly Doped Drain)構造のM
OSFETである出力トランジスタ802は、ゲート電
極806を有し、N+領域810をソース領域、N+領域
812をドレイン領域としている。またバイポーラトラ
ンジスタ(BP)804は、N+領域812をコレクタ
領域、Pウェル801をベース領域、N+領域814を
エミッタ領域としている。ここでN+領域810は、配
線層820を介してGNDライン(接地電位)に接続さ
れる。またN+領域812は、配線層822を介してパ
ッド830(出力端子、入出力端子、入力端子等)に接
続される。またN+領域814は、配線層824を介し
てGNDライン又は所与のディスチャージラインに接続
される。
成されたPウェル801には、出力トランジスタ802
とバイポーラトランジスタ(BP)804が形成されて
いる。N型のLDD(Lightly Doped Drain)構造のM
OSFETである出力トランジスタ802は、ゲート電
極806を有し、N+領域810をソース領域、N+領域
812をドレイン領域としている。またバイポーラトラ
ンジスタ(BP)804は、N+領域812をコレクタ
領域、Pウェル801をベース領域、N+領域814を
エミッタ領域としている。ここでN+領域810は、配
線層820を介してGNDライン(接地電位)に接続さ
れる。またN+領域812は、配線層822を介してパ
ッド830(出力端子、入出力端子、入力端子等)に接
続される。またN+領域814は、配線層824を介し
てGNDライン又は所与のディスチャージラインに接続
される。
【0004】この背景技術の特徴は、出力トランジスタ
802のゲート長(実効チャネル長)Lを、バイポーラ
トランジスタ(BP)804のベース幅(実効ベース
幅)BWよりも長くした点にある。このようにすること
で、パッド830に高電圧パルス(サージ)832が印
加された場合に、N+領域812、Pウェル801及び
N+領域810により構成される寄生バイポーラトラン
ジスタ802の代わりにバイポーラトランジスタ804
をオンさせることができる。この結果、寄生バイポーラ
トランジスタ802に大電流が流れるのを防止でき、出
力トランジスタ802(特にゲート絶縁膜)が静電破壊
されるのを防止できるようになる。
802のゲート長(実効チャネル長)Lを、バイポーラ
トランジスタ(BP)804のベース幅(実効ベース
幅)BWよりも長くした点にある。このようにすること
で、パッド830に高電圧パルス(サージ)832が印
加された場合に、N+領域812、Pウェル801及び
N+領域810により構成される寄生バイポーラトラン
ジスタ802の代わりにバイポーラトランジスタ804
をオンさせることができる。この結果、寄生バイポーラ
トランジスタ802に大電流が流れるのを防止でき、出
力トランジスタ802(特にゲート絶縁膜)が静電破壊
されるのを防止できるようになる。
【0005】
【発明が解決しようとする課題】上記のように、この背
景技術では、出力トランジスタ802のゲート長Lを、
バイポーラトランジスタ804のベース幅BWよりも長
くすることにより、バイポーラトランジスタ804にサ
ージによる電流を流している。
景技術では、出力トランジスタ802のゲート長Lを、
バイポーラトランジスタ804のベース幅BWよりも長
くすることにより、バイポーラトランジスタ804にサ
ージによる電流を流している。
【0006】よって、この背景技術では出力トランジス
タ802のゲート長Lをバイポーラトランジスタ804
のベース幅BWよりも小さくできない制約を受ける。こ
の制約により、例えば、ゲート長Lをデザインルール上
の最小寸法にできず、これが半導体装置の微細化の妨げ
となる。
タ802のゲート長Lをバイポーラトランジスタ804
のベース幅BWよりも小さくできない制約を受ける。こ
の制約により、例えば、ゲート長Lをデザインルール上
の最小寸法にできず、これが半導体装置の微細化の妨げ
となる。
【0007】本発明は、このような課題を解決するため
になされたものであり、その目的は、半導体回路部の電
界効果トランジスタのゲート長が、保護回路部のバイポ
ーラトランジスタのベース幅の制約を受けない構造の半
導体装置を提供することである。
になされたものであり、その目的は、半導体回路部の電
界効果トランジスタのゲート長が、保護回路部のバイポ
ーラトランジスタのベース幅の制約を受けない構造の半
導体装置を提供することである。
【0008】
【課題を解決するための手段】本発明は、半導体基板に
形成された半導体回路部と、前記半導体基板に形成さ
れ、前記半導体回路部のサージ破壊を防止するための保
護回路部と、を備えた半導体装置であって、前記半導体
回路部は、電界効果トランジスタを含み、前記電界効果
トランジスタは、チャネル領域が形成される第1導電型
の第1領域と、第2導電型の第1および第2のソース/
ドレイン領域と、を有し、前記保護回路部は、バイポー
ラトランジスタ、第2導電型のコンタクト領域、第1素
子分離絶縁層、第2素子分離絶縁層、第2導電型の第1
接続領域および第2導電型の第2接続領域を含み、前記
バイポーラトランジスタは、第2導電型の第2領域、第
1導電型の第3領域および第2導電型の第4領域を有
し、前記コンタクト領域には、配線層が電気的に接続さ
れ、前記第1素子分離絶縁層は、前記コンタクト領域と
前記第2領域を分離し、前記第1接続領域は、前記第1
素子分離絶縁層下に形成され、前記第1接続領域は、前
記コンタクト領域と前記第2領域を電気的に接続し、前
記第2素子分離絶縁層は、前記コンタクト領域と前記第
1のソース/ドレイン領域を分離し、前記第2接続領域
は、前記第2素子分離絶縁層下に形成され、前記第2接
続領域は、前記コンタクト領域と前記第1のソース/ド
レイン領域を電気的に接続し、前記第1接続領域の抵抗
は、前記第2接続領域の抵抗より小さい、半導体装置で
ある。
形成された半導体回路部と、前記半導体基板に形成さ
れ、前記半導体回路部のサージ破壊を防止するための保
護回路部と、を備えた半導体装置であって、前記半導体
回路部は、電界効果トランジスタを含み、前記電界効果
トランジスタは、チャネル領域が形成される第1導電型
の第1領域と、第2導電型の第1および第2のソース/
ドレイン領域と、を有し、前記保護回路部は、バイポー
ラトランジスタ、第2導電型のコンタクト領域、第1素
子分離絶縁層、第2素子分離絶縁層、第2導電型の第1
接続領域および第2導電型の第2接続領域を含み、前記
バイポーラトランジスタは、第2導電型の第2領域、第
1導電型の第3領域および第2導電型の第4領域を有
し、前記コンタクト領域には、配線層が電気的に接続さ
れ、前記第1素子分離絶縁層は、前記コンタクト領域と
前記第2領域を分離し、前記第1接続領域は、前記第1
素子分離絶縁層下に形成され、前記第1接続領域は、前
記コンタクト領域と前記第2領域を電気的に接続し、前
記第2素子分離絶縁層は、前記コンタクト領域と前記第
1のソース/ドレイン領域を分離し、前記第2接続領域
は、前記第2素子分離絶縁層下に形成され、前記第2接
続領域は、前記コンタクト領域と前記第1のソース/ド
レイン領域を電気的に接続し、前記第1接続領域の抵抗
は、前記第2接続領域の抵抗より小さい、半導体装置で
ある。
【0009】上記構造をした本発明にかかる半導体装置
が、静電気などのサージによる電流(以下、電流とい
う。)を保護回路部に流し、半導体回路部の静電破壊を
防ぐことができる理由を説明する。本発明にかかる半導
体装置によれば、第1接続領域の抵抗が第2接続領域の
抵抗より小さい。したがって、コンタクト領域に静電気
などのサージが印加されると、電流は第2接続領域では
なく第1接続領域を流れる。そして、電流は第2領域を
通り第3領域を流れる。これによる電圧降下でバイポー
ラトランジスタがON状態になり、電流は第4領域を通
り外部に放電される。
が、静電気などのサージによる電流(以下、電流とい
う。)を保護回路部に流し、半導体回路部の静電破壊を
防ぐことができる理由を説明する。本発明にかかる半導
体装置によれば、第1接続領域の抵抗が第2接続領域の
抵抗より小さい。したがって、コンタクト領域に静電気
などのサージが印加されると、電流は第2接続領域では
なく第1接続領域を流れる。そして、電流は第2領域を
通り第3領域を流れる。これによる電圧降下でバイポー
ラトランジスタがON状態になり、電流は第4領域を通
り外部に放電される。
【0010】このように、本発明にかかる半導体装置に
よれば、電界効果トランジスタのゲート長をバイポーラ
トランジスタのベース幅よりも長くしなければならない
という制約がない。よって、例えば、ゲート長をデザイ
ンルール上の最小寸法にでき、これにより半導体装置の
微細化を図ることができる。
よれば、電界効果トランジスタのゲート長をバイポーラ
トランジスタのベース幅よりも長くしなければならない
という制約がない。よって、例えば、ゲート長をデザイ
ンルール上の最小寸法にでき、これにより半導体装置の
微細化を図ることができる。
【0011】「第1接続領域の抵抗が第2接続領域の抵
抗より小さい」は、例えば、コンタクト領域から第2領
域へ向かう方向における第1素子分離絶縁層の長さを、
コンタクト領域から第1のソース/ドレイン領域へ向か
う方向における第2素子分離絶縁層の長さより小さくす
ることにより実現することができる。つまり、これによ
れば、第1接続領域の長さは第2接続領域の長さより小
さくなるので、第1接続領域の抵抗が第2接続領域の抵
抗より小さくなるのである。
抗より小さい」は、例えば、コンタクト領域から第2領
域へ向かう方向における第1素子分離絶縁層の長さを、
コンタクト領域から第1のソース/ドレイン領域へ向か
う方向における第2素子分離絶縁層の長さより小さくす
ることにより実現することができる。つまり、これによ
れば、第1接続領域の長さは第2接続領域の長さより小
さくなるので、第1接続領域の抵抗が第2接続領域の抵
抗より小さくなるのである。
【0012】また、本発明にかかる半導体装置におい
て、第1接続領域は第1素子分離絶縁層下にあるので、
第1接続領域が半導体基板の表面に位置する場合に比べ
て、単位面積あたりの抵抗値を大きくできるため、保護
回路部の面積を小さくすることができる。
て、第1接続領域は第1素子分離絶縁層下にあるので、
第1接続領域が半導体基板の表面に位置する場合に比べ
て、単位面積あたりの抵抗値を大きくできるため、保護
回路部の面積を小さくすることができる。
【0013】なお、本明細書において、第1のソース/
ドレイン領域とはソース領域およびドレイン領域のすく
なくとも一方の機能を果たす領域という意味である。第
2のソース/ドレイン領域も同じ意味である。
ドレイン領域とはソース領域およびドレイン領域のすく
なくとも一方の機能を果たす領域という意味である。第
2のソース/ドレイン領域も同じ意味である。
【0014】本発明にかかる半導体装置において、前記
半導体回路部および前記保護回路部はシリサイド層を有
している、のが望ましい。シリサイド層が半導体回路部
に形成される理由をまず説明し、次に、保護回路部がシ
リサイド層を有するのが望ましい理由を説明する。
半導体回路部および前記保護回路部はシリサイド層を有
している、のが望ましい。シリサイド層が半導体回路部
に形成される理由をまず説明し、次に、保護回路部がシ
リサイド層を有するのが望ましい理由を説明する。
【0015】半導体装置を微細化するためには、MOS
トランジスタの平面寸法の縮小とともに、ソース/ドレ
イン領域の深さを浅くする必要がある。しかしながら、
ソース/ドレイン領域の深さを浅くすると、ソース/ド
レイン領域の抵抗が増加してしまう。そこで、これを抑
制するため、ソース/ドレイン領域の表面にシリサイド
層を自己整合的に形成するサリサイド構造が採用され
る。
トランジスタの平面寸法の縮小とともに、ソース/ドレ
イン領域の深さを浅くする必要がある。しかしながら、
ソース/ドレイン領域の深さを浅くすると、ソース/ド
レイン領域の抵抗が増加してしまう。そこで、これを抑
制するため、ソース/ドレイン領域の表面にシリサイド
層を自己整合的に形成するサリサイド構造が採用され
る。
【0016】シリサイド層は、以上の理由で半導体回路
部に形成される。シリサイド層を半導体回路部のみに形
成し、保護回路部に形成しないのは、シリサイド層のパ
ターンニングの複雑化を招く。よって、保護回路部にも
シリサイド層を形成しているのである。
部に形成される。シリサイド層を半導体回路部のみに形
成し、保護回路部に形成しないのは、シリサイド層のパ
ターンニングの複雑化を招く。よって、保護回路部にも
シリサイド層を形成しているのである。
【0017】さて、このシリサイド層を備える構造にお
いて、前記第2領域上にはシリサイド層が形成され、前
記第2領域の抵抗は、前記シリサイド層と前記第2領域
の接触抵抗の二倍より小さい、のが望ましい。このよう
にすれば、電流がこのシリサイド層を流れないように
(又は流れにくく)することができる。
いて、前記第2領域上にはシリサイド層が形成され、前
記第2領域の抵抗は、前記シリサイド層と前記第2領域
の接触抵抗の二倍より小さい、のが望ましい。このよう
にすれば、電流がこのシリサイド層を流れないように
(又は流れにくく)することができる。
【0018】まず、電流が第2領域上のシリサイド層を
流れることの問題点を説明する。シリサイド層の抵抗
は、通常、第2領域の抵抗より小さいので、第1接続領
域を流れた電流は、通常、第2領域からシリサイド層を
流れ、シリサイド層から第2領域に流れ、そして第3領
域に流れる。このとき、第2領域と第3領域の接合部の
うち、シリサイド層近傍の部分に電流が集中し、第2領
域と第3領域の接合部が絶縁破壊することがある。
流れることの問題点を説明する。シリサイド層の抵抗
は、通常、第2領域の抵抗より小さいので、第1接続領
域を流れた電流は、通常、第2領域からシリサイド層を
流れ、シリサイド層から第2領域に流れ、そして第3領
域に流れる。このとき、第2領域と第3領域の接合部の
うち、シリサイド層近傍の部分に電流が集中し、第2領
域と第3領域の接合部が絶縁破壊することがある。
【0019】次に、第2領域の抵抗がシリサイド層と第
2領域の接触抵抗の二倍より小さい構造によれば、電流
がシリサイド層に流れないように(又は流れにくく)す
ることができる理由を説明する。
2領域の接触抵抗の二倍より小さい構造によれば、電流
がシリサイド層に流れないように(又は流れにくく)す
ることができる理由を説明する。
【0020】電流が第2領域からシリサイド層を流れそ
して第2領域を流れるときの抵抗Rは、次の式で表すこ
とができる。
して第2領域を流れるときの抵抗Rは、次の式で表すこ
とができる。
【0021】R=Rc1+Rs+Rc2 Rc1:電流が第2領域からシリサイド層に流れるとき
の抵抗 Rs:シリサイド層の抵抗 Rc2:電流がシリサイド層から第2領域に流れるとき
の抵抗 Rc1およびRc2は、ともにシリサイド層と第2領域の
接触抵抗Rcである。RsはRcに比べて無視するほど
小さい。よって、 R≒2Rc と近似することができる。この式から分かるように、第
2領域の抵抗が2Rc(接触抵抗の二倍)より小さい
と、第1接続領域から第2領域に流れた電流はシリサイ
ド層を経由することなく、第3領域に流れる。よって、
第2領域と第3領域の接合部のうち、シリサイド層近傍
の部分に電流が集中する現象をなくすことができるの
で、第2領域と第3領域の接合部が容易に絶縁破壊する
のを防ぐことができる。
の抵抗 Rs:シリサイド層の抵抗 Rc2:電流がシリサイド層から第2領域に流れるとき
の抵抗 Rc1およびRc2は、ともにシリサイド層と第2領域の
接触抵抗Rcである。RsはRcに比べて無視するほど
小さい。よって、 R≒2Rc と近似することができる。この式から分かるように、第
2領域の抵抗が2Rc(接触抵抗の二倍)より小さい
と、第1接続領域から第2領域に流れた電流はシリサイ
ド層を経由することなく、第3領域に流れる。よって、
第2領域と第3領域の接合部のうち、シリサイド層近傍
の部分に電流が集中する現象をなくすことができるの
で、第2領域と第3領域の接合部が容易に絶縁破壊する
のを防ぐことができる。
【0022】そして、第2領域の抵抗をシリサイド層と
第2領域の接触抵抗の二倍より小さくする手段として、
例えば、次の二つがある。
第2領域の接触抵抗の二倍より小さくする手段として、
例えば、次の二つがある。
【0023】一つは、前記第2領域の不純物濃度を制御
する。これによれば、第2領域の不純物濃度を高くする
ことにより、第2領域の抵抗を容易に小さくすることが
できる。
する。これによれば、第2領域の不純物濃度を高くする
ことにより、第2領域の抵抗を容易に小さくすることが
できる。
【0024】もう一つは、前記第2領域の電気が流れる
方向の長さを制御する。これによれば、この長さを小さ
くすることにより、上記Rc1およびRc2の値をほとん
ど変化させることなく、第2領域の抵抗を小さくするこ
とができる。
方向の長さを制御する。これによれば、この長さを小さ
くすることにより、上記Rc1およびRc2の値をほとん
ど変化させることなく、第2領域の抵抗を小さくするこ
とができる。
【0025】本発明にかかる半導体装置おいて、前記第
1のソース/ドレイン領域と、前記第1領域と、前記第
2のソース/ドレイン領域と、で寄生バイポーラトラン
ジスタが構成され、前記バイポーラトランジスタのブレ
ークダウン電圧は、前記寄生バイポーラトランジスタの
ブレークダウン電圧と等しい、のが望ましい。
1のソース/ドレイン領域と、前記第1領域と、前記第
2のソース/ドレイン領域と、で寄生バイポーラトラン
ジスタが構成され、前記バイポーラトランジスタのブレ
ークダウン電圧は、前記寄生バイポーラトランジスタの
ブレークダウン電圧と等しい、のが望ましい。
【0026】これによれば、バイポーラトランジスタの
ブレークダウン電圧と寄生バイポーラトランジスタのブ
レークダウン電圧が等しいので、電流を保護回路部に流
すために考慮するパラメータ数を少なくすることができ
る。
ブレークダウン電圧と寄生バイポーラトランジスタのブ
レークダウン電圧が等しいので、電流を保護回路部に流
すために考慮するパラメータ数を少なくすることができ
る。
【0027】そして、バイポーラトランジスタのブレー
クダウン電圧と寄生バイポーラトランジスタのブレーク
ダウン電圧を等しくするための手段として、例えば、第
2領域の寸法、不純物濃度を第1ソース/ドレイン領域
のそれらと同じにし、かつ第3領域の寸法、不純物濃度
を第1領域のそれらと同じにし、かつ第4領域の寸法、
不純物濃度を第2ソース/ドレイン領域のそれらと同じ
にすることがある。
クダウン電圧と寄生バイポーラトランジスタのブレーク
ダウン電圧を等しくするための手段として、例えば、第
2領域の寸法、不純物濃度を第1ソース/ドレイン領域
のそれらと同じにし、かつ第3領域の寸法、不純物濃度
を第1領域のそれらと同じにし、かつ第4領域の寸法、
不純物濃度を第2ソース/ドレイン領域のそれらと同じ
にすることがある。
【0028】なお、バイポーラトランジスタのブレーク
ダウン電圧は、寄生バイポーラトランジスタのブレーク
ダウン電圧と等しいという意味は、文字通り等しいとい
う意味の他、バイポーラトランジスタのブレークダウン
電圧と寄生バイポーラトランジスタのブレークダウン電
圧の違いを考慮しなくてもよい程度の相違も含まれる。
ダウン電圧は、寄生バイポーラトランジスタのブレーク
ダウン電圧と等しいという意味は、文字通り等しいとい
う意味の他、バイポーラトランジスタのブレークダウン
電圧と寄生バイポーラトランジスタのブレークダウン電
圧の違いを考慮しなくてもよい程度の相違も含まれる。
【0029】本発明にかかる半導体装置おいて、電極部
を備え、前記電極部は、前記半導体基板に形成され前記
電極部は、ボンディングにより外部配線と電気的に接続
されるものであり、前記半導体回路部と前記電極部と
は、前記保護回路部を介して電気的に接続されている、
のが望ましい。
を備え、前記電極部は、前記半導体基板に形成され前記
電極部は、ボンディングにより外部配線と電気的に接続
されるものであり、前記半導体回路部と前記電極部と
は、前記保護回路部を介して電気的に接続されている、
のが望ましい。
【0030】半導体装置は電極部を介して外部素子と電
気的に接続されるので、静電気などのサージによる電流
は電極部を介して半導体装置に流れ込む。これによれ
ば、半導体回路部と電極部とは保護回路部を介して電気
的に接続されているので、電極部を介して半導体装置に
流れ込んだ電流が半導体回路部に流れるのを防ぐことが
できる。
気的に接続されるので、静電気などのサージによる電流
は電極部を介して半導体装置に流れ込む。これによれ
ば、半導体回路部と電極部とは保護回路部を介して電気
的に接続されているので、電極部を介して半導体装置に
流れ込んだ電流が半導体回路部に流れるのを防ぐことが
できる。
【0031】本発明にかかる半導体装置おいて、前記第
4領域は接地されている、のが望ましい。これによれ
ば、保護回路部のバイポーラトランジスタを流れた電流
は第4領域を介して接地に放電される。
4領域は接地されている、のが望ましい。これによれ
ば、保護回路部のバイポーラトランジスタを流れた電流
は第4領域を介して接地に放電される。
【0032】本発明にかかる半導体装置おいて、前記半
導体回路部として、例えば、入出力回路部、入力回路
部、出力回路部がある。
導体回路部として、例えば、入出力回路部、入力回路
部、出力回路部がある。
【0033】本発明にかかる半導体装置おいて、第2導
電型のウェルを備え、前記ウェルは、前記第1接続領域
および前記第2接続領域を含む、のが望ましい。これに
よれば、第1接続領域、第2接続領域を同時に作製する
ことができる。
電型のウェルを備え、前記ウェルは、前記第1接続領域
および前記第2接続領域を含む、のが望ましい。これに
よれば、第1接続領域、第2接続領域を同時に作製する
ことができる。
【0034】
【発明の実施の形態】[第1の実施の形態] {デバイスの構造}図1は本発明の第1の実施の形態に
かかる半導体装置の入出力回路部の断面図である。図2
は本発明の第1の実施の形態にかかる半導体装置の平面
図である。図1および図2を用いて、第1の実施の形態
にかかる半導体装置の構造を説明する。
かかる半導体装置の入出力回路部の断面図である。図2
は本発明の第1の実施の形態にかかる半導体装置の平面
図である。図1および図2を用いて、第1の実施の形態
にかかる半導体装置の構造を説明する。
【0035】図2に示すように、半導体装置600はチ
ップ状をしている。半導体装置600は論理回路部50
0、入出力回路部300およびパッド400を備える。
論理回路部500、入出力回路部300およびパッド4
00は、半導体基板の一例であるシリコン基板に形成さ
れている。
ップ状をしている。半導体装置600は論理回路部50
0、入出力回路部300およびパッド400を備える。
論理回路部500、入出力回路部300およびパッド4
00は、半導体基板の一例であるシリコン基板に形成さ
れている。
【0036】論理回路部500は、シリコン基板の表面
の中央部に位置している。
の中央部に位置している。
【0037】入出力回路部300は複数あり、論理回路
部500を囲むようにシリコン基板の表面に位置してい
る。入出力回路部300は半導体回路部の一例である。
部500を囲むようにシリコン基板の表面に位置してい
る。入出力回路部300は半導体回路部の一例である。
【0038】パッド400は複数あり、入出力回路部3
00よりさらに外側のシリコン基板の表面に位置してい
る。各パッド400はそれぞれ、各入出力回路部300
と対応している。パッド400にはボンディングがなさ
れる。パッド400は電極部の一例である。
00よりさらに外側のシリコン基板の表面に位置してい
る。各パッド400はそれぞれ、各入出力回路部300
と対応している。パッド400にはボンディングがなさ
れる。パッド400は電極部の一例である。
【0039】次に、図1を用いて、入出力回路部300
の断面構造を説明する。入出力回路部300は保護回路
部100およびトランジスタ形成部200を備える。な
お、第1の実施の形態では入出力回路部内に保護回路部
が形成されているが、保護回路部が入出力回路部とは別
にシリコン基板に形成されていてもよい。
の断面構造を説明する。入出力回路部300は保護回路
部100およびトランジスタ形成部200を備える。な
お、第1の実施の形態では入出力回路部内に保護回路部
が形成されているが、保護回路部が入出力回路部とは別
にシリコン基板に形成されていてもよい。
【0040】保護回路部100の詳細を説明する。保護
回路部100は、バイポーラトランジスタ2、n+型不
純物領域12c、フィールド酸化層18b、フィールド
酸化層18cおよびn型ウェル14を含む。
回路部100は、バイポーラトランジスタ2、n+型不
純物領域12c、フィールド酸化層18b、フィールド
酸化層18cおよびn型ウェル14を含む。
【0041】まず、バイポーラトランジスタ2から説明
する。p型シリコン基板10のp型ウェル15内には、
互いに間隔を設けて、n+型不純物領域12a、12b
が形成されている。n+型不純物領域12aはバイポー
ラトランジスタ2のエミッタ領域となる。n+型不純物
領域12bはバイポーラトランジスタ2のコレクタ領域
となる。p型領域15aはn+型不純物領域12aとn+
型不純物領域12bの間に位置するp型ウェル15であ
る。p型領域15aはバイポーラトランジスタ2のベー
ス領域となる。n+型不純物領域12bは第2導電型の
第2領域の一例であり、p型領域15aは第1導電型の
第3領域の一例であり、n+型不純物領域12aは第2
導電型の第4領域の一例である。
する。p型シリコン基板10のp型ウェル15内には、
互いに間隔を設けて、n+型不純物領域12a、12b
が形成されている。n+型不純物領域12aはバイポー
ラトランジスタ2のエミッタ領域となる。n+型不純物
領域12bはバイポーラトランジスタ2のコレクタ領域
となる。p型領域15aはn+型不純物領域12aとn+
型不純物領域12bの間に位置するp型ウェル15であ
る。p型領域15aはバイポーラトランジスタ2のベー
ス領域となる。n+型不純物領域12bは第2導電型の
第2領域の一例であり、p型領域15aは第1導電型の
第3領域の一例であり、n+型不純物領域12aは第2
導電型の第4領域の一例である。
【0042】n+型不純物領域12a、12b上には、
それぞれシリサイド層20a、20bが形成されてい
る。p型ウェル15の表面にはフィールド酸化層18a
が形成されている。n+型不純物領域12aとn+型不純
物領域12bはフィールド酸化層18aによって分離さ
れている。
それぞれシリサイド層20a、20bが形成されてい
る。p型ウェル15の表面にはフィールド酸化層18a
が形成されている。n+型不純物領域12aとn+型不純
物領域12bはフィールド酸化層18aによって分離さ
れている。
【0043】n型ウェル14はp型ウェル15内に形成
されている。n型ウェル14の一方の端部はn+型不純
物領域12b下で、n+型不純物領域12bと接触して
いる。n型ウェル14の他方の端部はn+型ドレイン領
域26a下で、n+型ドレイン領域26aと接触してい
る。n+型ドレイン領域26aはMOSトランジスタ4
の構成要素である。MOSトランジスタ4については後
で説明する。
されている。n型ウェル14の一方の端部はn+型不純
物領域12b下で、n+型不純物領域12bと接触して
いる。n型ウェル14の他方の端部はn+型ドレイン領
域26a下で、n+型ドレイン領域26aと接触してい
る。n+型ドレイン領域26aはMOSトランジスタ4
の構成要素である。MOSトランジスタ4については後
で説明する。
【0044】n+型不純物領域12cはn型ウェル14
内に形成されている。n+型不純物領域12c上にはシ
リサイド層20cが形成されている。n+型不純物領域
12cは第2導電型のコンタクト領域の一例である。
内に形成されている。n+型不純物領域12c上にはシ
リサイド層20cが形成されている。n+型不純物領域
12cは第2導電型のコンタクト領域の一例である。
【0045】n+型不純物領域12cとn+型不純物領域
12bはn型領域14aにより電気的に接続されてい
る。n型領域14aとは、n型ウェル14のうち、n+
型不純物領域12cとn+型不純物領域12bとの間に
位置する領域のことである。n型領域14aは第1接続
領域の一例である。
12bはn型領域14aにより電気的に接続されてい
る。n型領域14aとは、n型ウェル14のうち、n+
型不純物領域12cとn+型不純物領域12bとの間に
位置する領域のことである。n型領域14aは第1接続
領域の一例である。
【0046】n+型不純物領域12cとn+型ドレイン領
域26aはn型領域14bにより電気的に接続されてい
る。n型領域14bとは、n型ウェル14のうち、n+
型不純物領域12cとn+型ドレイン領域26aとの間
に位置する領域のことである。n型領域14bは第2接
続領域の一例である。
域26aはn型領域14bにより電気的に接続されてい
る。n型領域14bとは、n型ウェル14のうち、n+
型不純物領域12cとn+型ドレイン領域26aとの間
に位置する領域のことである。n型領域14bは第2接
続領域の一例である。
【0047】第1の実施の形態では、n型ウェル14が
第1接続領域および第2接続領域の機能を果たしてい
る。しかしながら、n型ウェルを二つ形成し、一方を第
1接続領域とし、他方を第2接続領域としてもよい。
第1接続領域および第2接続領域の機能を果たしてい
る。しかしながら、n型ウェルを二つ形成し、一方を第
1接続領域とし、他方を第2接続領域としてもよい。
【0048】n型ウェル14の表面にはフィールド酸化
層18b、18cが形成されている。n+型不純物領域
12bとn+型不純物領域12cはフィールド酸化層1
8bによって分離されている。また、n+型不純物領域
12cとn+型ドレイン領域26aはフィールド酸化層
18cによって分離されている。フィールド酸化層18
bは第1素子分離絶縁層の一例であり、フィールド酸化
層18cは第2素子分離絶縁層の一例である。
層18b、18cが形成されている。n+型不純物領域
12bとn+型不純物領域12cはフィールド酸化層1
8bによって分離されている。また、n+型不純物領域
12cとn+型ドレイン領域26aはフィールド酸化層
18cによって分離されている。フィールド酸化層18
bは第1素子分離絶縁層の一例であり、フィールド酸化
層18cは第2素子分離絶縁層の一例である。
【0049】フィールド酸化層18bの長さL1はフィ
ールド酸化層18cの長さL2より小さい。このよう
に、フィールド酸化層18bの長さL1はフィールド酸
化層18cの長さL2より小さいので、n型領域14a
の長さはn型領域14bの長さより小さくなる。よっ
て、n型領域14aの抵抗R1はn型領域14bの抵抗
R2より小さくなる。
ールド酸化層18cの長さL2より小さい。このよう
に、フィールド酸化層18bの長さL1はフィールド酸
化層18cの長さL2より小さいので、n型領域14a
の長さはn型領域14bの長さより小さくなる。よっ
て、n型領域14aの抵抗R1はn型領域14bの抵抗
R2より小さくなる。
【0050】ここで、例えば、n型ウェル14の不純物
濃度が、5E16〜17/cm3のとき、フィールド酸
化層18bの長さL1は、例えば、0.6〜1.0μm
であり、フィールド酸化層18cの長さL2は、例え
ば、1.2〜2.0μmである。
濃度が、5E16〜17/cm3のとき、フィールド酸
化層18bの長さL1は、例えば、0.6〜1.0μm
であり、フィールド酸化層18cの長さL2は、例え
ば、1.2〜2.0μmである。
【0051】第1の実施の形態では、フィールド酸化層
18bの長さL1が、コンタクト領域から第2領域へ向
かう方向における第1素子分離絶縁層の長さを意味す
る。また、フィールド酸化層18cの長さL2が、コン
タクト領域から第1のソース/ドレイン領域へ向かう方
向における第2素子分離絶縁層の長さを意味する。
18bの長さL1が、コンタクト領域から第2領域へ向
かう方向における第1素子分離絶縁層の長さを意味す
る。また、フィールド酸化層18cの長さL2が、コン
タクト領域から第1のソース/ドレイン領域へ向かう方
向における第2素子分離絶縁層の長さを意味する。
【0052】次に、トランジスタ形成部200を詳細に
説明する。トランジスタ形成部200には複数のMOS
トランジスタが形成される。この図面ではMOSトラン
ジスタ4があらわれている。これらのMOSトランジス
タにより入出力制御をする回路が構成される。
説明する。トランジスタ形成部200には複数のMOS
トランジスタが形成される。この図面ではMOSトラン
ジスタ4があらわれている。これらのMOSトランジス
タにより入出力制御をする回路が構成される。
【0053】MOSトランジスタ4の構造について説明
する。MOSトランジスタ4は、ゲート電極22、n+
型ドレイン領域26aおよびn+型ソース領域26bを
備えている。
する。MOSトランジスタ4は、ゲート電極22、n+
型ドレイン領域26aおよびn+型ソース領域26bを
備えている。
【0054】n+型ドレイン領域26aおよびn+型ソー
ス領域26bは、LDD構造をしている。n+型ドレイ
ン領域26a、n+型ソース領域26bはp型シリコン
基板10のp型ウェル15内に、互いに間隔を設けて形
成されている。n+型ドレイン領域26a、n+型ソース
領域26b上には、それぞれシリサイド層20d、20
fが形成されている。
ス領域26bは、LDD構造をしている。n+型ドレイ
ン領域26a、n+型ソース領域26bはp型シリコン
基板10のp型ウェル15内に、互いに間隔を設けて形
成されている。n+型ドレイン領域26a、n+型ソース
領域26b上には、それぞれシリサイド層20d、20
fが形成されている。
【0055】ゲート電極22はp型領域15b上にゲー
ト酸化層28を介して位置している。p型領域15bは
n+型ドレイン領域26aとn+型ソース領域26bの間
に位置するp型ウェル15である。p型領域15bには
チャネル領域が形成される。p型領域15bは第1領域
の一例である。
ト酸化層28を介して位置している。p型領域15bは
n+型ドレイン領域26aとn+型ソース領域26bの間
に位置するp型ウェル15である。p型領域15bには
チャネル領域が形成される。p型領域15bは第1領域
の一例である。
【0056】ゲート電極22はポリシリコン層24と、
ポリシリコン層24上に位置するシリサイド層20e
と、が積層された構造をしている。ゲート電極22の一
方の側面、他方の側面には、それぞれサイドウォール酸
化層30a、30bが形成されている。
ポリシリコン層24上に位置するシリサイド層20e
と、が積層された構造をしている。ゲート電極22の一
方の側面、他方の側面には、それぞれサイドウォール酸
化層30a、30bが形成されている。
【0057】n+型ドレイン領域26a、p型領域15
bおよびn+型ソース領域26bにより寄生バイポーラ
トランジスタ6が構成されている。バイポーラトランジ
スタ2のエミッタ領域(n+型不純物領域12a)の寸
法および不純物濃度は、寄生バイポーラトランジスタ6
のエミッタ領域(n+型ソース領域26b)のそれらと
同じである。バイポーラトランジスタ2のベース領域
(p型領域15a)の寸法および不純物濃度は、寄生バ
イポーラトランジスタ6のベース領域(p型領域15
b)のそれらと同じである。バイポーラトランジスタ2
のコレクタ領域(n+型不純物領域12b)の寸法およ
び不純物濃度は、寄生バイポーラトランジスタ6のコレ
クタ領域(n+型ドレイン領域26a)のそれらと同じ
である。
bおよびn+型ソース領域26bにより寄生バイポーラ
トランジスタ6が構成されている。バイポーラトランジ
スタ2のエミッタ領域(n+型不純物領域12a)の寸
法および不純物濃度は、寄生バイポーラトランジスタ6
のエミッタ領域(n+型ソース領域26b)のそれらと
同じである。バイポーラトランジスタ2のベース領域
(p型領域15a)の寸法および不純物濃度は、寄生バ
イポーラトランジスタ6のベース領域(p型領域15
b)のそれらと同じである。バイポーラトランジスタ2
のコレクタ領域(n+型不純物領域12b)の寸法およ
び不純物濃度は、寄生バイポーラトランジスタ6のコレ
クタ領域(n+型ドレイン領域26a)のそれらと同じ
である。
【0058】したがって、バイポーラトランジスタ2の
ブレークダウン電圧は寄生バイポーラトランジスタ6の
ブレークダウン電圧と等しくなる。これにより、電流を
保護回路部に流すために考慮するパラメータ数を少なく
することができる。
ブレークダウン電圧は寄生バイポーラトランジスタ6の
ブレークダウン電圧と等しくなる。これにより、電流を
保護回路部に流すために考慮するパラメータ数を少なく
することができる。
【0059】なお、バイポーラトランジスタ2のエミッ
タ領域、ベース領域およびコレクタ領域の不純物濃度を
制御することにより、バイポーラトランジスタ2の寸法
を寄生バイポーラトランジスタ6の寸法と異ならせなが
らも、バイポーラトランジスタ2のブレークダウン電圧
を寄生バイポーラトランジスタ6のブレークダウン電圧
と等しくすることができる。
タ領域、ベース領域およびコレクタ領域の不純物濃度を
制御することにより、バイポーラトランジスタ2の寸法
を寄生バイポーラトランジスタ6の寸法と異ならせなが
らも、バイポーラトランジスタ2のブレークダウン電圧
を寄生バイポーラトランジスタ6のブレークダウン電圧
と等しくすることができる。
【0060】次に、保護回路部100およびトランジス
タ形成部200の上層について説明する。保護回路部1
00およびトランジスタ形成部200を覆うように、シ
リコン酸化層32がp型シリコン基板10に形成されて
いる。シリコン酸化層32には、シリサイド層20aの
一部を露出させるコンタクトホール34a、シリサイド
層20cの一部を露出させるコンタクトホール34b
が、それぞれ形成されている。
タ形成部200の上層について説明する。保護回路部1
00およびトランジスタ形成部200を覆うように、シ
リコン酸化層32がp型シリコン基板10に形成されて
いる。シリコン酸化層32には、シリサイド層20aの
一部を露出させるコンタクトホール34a、シリサイド
層20cの一部を露出させるコンタクトホール34b
が、それぞれ形成されている。
【0061】シリコン酸化層32上には配線層36a、
36bが位置している。配線層36aは接地されてい
る。配線層36aはコンタクトホール34aに埋め込ま
れており、シリサイド層20aを介してn+型不純物領
域12aと電気的に接続されている。配線層36bはパ
ッド400と電気的に接続されている。配線層36bは
コンタクトホール34bに埋め込まれており、シリサイ
ド層20cを介してn+型不純物領域12cと電気的に
接続されている。配線層36a、36bは、例えば、ア
ルミニウム合金からなる。
36bが位置している。配線層36aは接地されてい
る。配線層36aはコンタクトホール34aに埋め込ま
れており、シリサイド層20aを介してn+型不純物領
域12aと電気的に接続されている。配線層36bはパ
ッド400と電気的に接続されている。配線層36bは
コンタクトホール34bに埋め込まれており、シリサイ
ド層20cを介してn+型不純物領域12cと電気的に
接続されている。配線層36a、36bは、例えば、ア
ルミニウム合金からなる。
【0062】なお、n+型ドレイン領域26a(シリサ
イド層20d)上にはコンタクトホールが形成されてお
らず、n+型ドレイン領域26aへのドレイン電圧は、
配線層36b、n+型不純物領域12cおよびn型領域
14bを介して、印加される。一方、n+型ソース領域
26b(シリサイド層20f)上には、この断面とは別
の箇所においてコンタクトホールが形成されている。こ
のコンタクトホールにはn+型ソース領域26bと電気
的に接続される配線層が形成されている。
イド層20d)上にはコンタクトホールが形成されてお
らず、n+型ドレイン領域26aへのドレイン電圧は、
配線層36b、n+型不純物領域12cおよびn型領域
14bを介して、印加される。一方、n+型ソース領域
26b(シリサイド層20f)上には、この断面とは別
の箇所においてコンタクトホールが形成されている。こ
のコンタクトホールにはn+型ソース領域26bと電気
的に接続される配線層が形成されている。
【0063】{等価回路}図3は本発明の第1の実施の
形態にかかる半導体装置の入出力回路部の等価回路図で
ある。図3を用いて、第1の実施の形態にかかる半導体
装置の入出力回路部の等価回路を説明する。パッド40
0からの配線(配線層)36bは入出力回路部300と
電気的に接続されている。入出力回路部300は保護回
路部100およびトランジスタ形成部200を含む。
形態にかかる半導体装置の入出力回路部の等価回路図で
ある。図3を用いて、第1の実施の形態にかかる半導体
装置の入出力回路部の等価回路を説明する。パッド40
0からの配線(配線層)36bは入出力回路部300と
電気的に接続されている。入出力回路部300は保護回
路部100およびトランジスタ形成部200を含む。
【0064】保護回路部100はバイポーラトランジス
タ2、抵抗R1および抵抗R2を含む。バイポーラトラン
ジスタ2のエミッタおよびベースは接地線VSSと電気的
に接続されている。パッド400からの配線(配線層)
36bは保護回路部100内で二つに別れ、一つは抵抗
R1を介してバイポーラトランジスタ2のコレクタと電
気的に接続されている。他の一つは抵抗R2を介してト
ランジスタ形成部200のMOSトランジスタと電気的
に接続されている。抵抗R1は図1の説明箇所で説明し
たように、n型領域14aの抵抗である。また、抵抗R
2はn型領域14bの抵抗である。
タ2、抵抗R1および抵抗R2を含む。バイポーラトラン
ジスタ2のエミッタおよびベースは接地線VSSと電気的
に接続されている。パッド400からの配線(配線層)
36bは保護回路部100内で二つに別れ、一つは抵抗
R1を介してバイポーラトランジスタ2のコレクタと電
気的に接続されている。他の一つは抵抗R2を介してト
ランジスタ形成部200のMOSトランジスタと電気的
に接続されている。抵抗R1は図1の説明箇所で説明し
たように、n型領域14aの抵抗である。また、抵抗R
2はn型領域14bの抵抗である。
【0065】トランジスタ形成部200にはn型のMO
Sトランジスタ4、p型のMOSトランジスタが、それ
ぞれ複数個づつ形成されている。
Sトランジスタ4、p型のMOSトランジスタが、それ
ぞれ複数個づつ形成されている。
【0066】{保護回路の動作}保護回路部100の動
作を図1および図3を用いて説明する。静電気などのサ
ージによる電流は、パッド400および配線(配線層)
36bを介して、n+型不純物領域12cに流れる。そ
して、電流は抵抗値が大きい抵抗R2ではなく、抵抗値
が小さい抵抗R1を流れる(抵抗R1が抵抗R2より抵抗
値が小さい理由は、フィールド酸化層18b、18cの
説明箇所で説明している)。その後、電流はバイポーラ
トランジスタ2を流れ、配線層36aを介して、接地線
VSSから外部に放電される。以上の動作により、トラン
ジスタ形成部200のMOSトランジスタの静電破壊を
防いでいる。
作を図1および図3を用いて説明する。静電気などのサ
ージによる電流は、パッド400および配線(配線層)
36bを介して、n+型不純物領域12cに流れる。そ
して、電流は抵抗値が大きい抵抗R2ではなく、抵抗値
が小さい抵抗R1を流れる(抵抗R1が抵抗R2より抵抗
値が小さい理由は、フィールド酸化層18b、18cの
説明箇所で説明している)。その後、電流はバイポーラ
トランジスタ2を流れ、配線層36aを介して、接地線
VSSから外部に放電される。以上の動作により、トラン
ジスタ形成部200のMOSトランジスタの静電破壊を
防いでいる。
【0067】このように、第1の実施の形態にかかる半
導体装置において、抵抗R1の抵抗値および抵抗R2の抵
抗値を制御することにより、電流をMOSトランジスタ
4に流さず、バイポーラトランジスタ2に流している。
このため、第1の実施の形態にかかる半導体装置によれ
ば、MOSトランジスタ4のゲート長をバイポーラトラ
ンジスタ2のベース幅よりも長くしなければならないと
いう制約がなく、ゲート長を短くできる。この結果、第
1の実施の形態にかかる半導体装置によれば、高いES
D耐圧を確保しながら半導体装置をコンパクト化でき
る。
導体装置において、抵抗R1の抵抗値および抵抗R2の抵
抗値を制御することにより、電流をMOSトランジスタ
4に流さず、バイポーラトランジスタ2に流している。
このため、第1の実施の形態にかかる半導体装置によれ
ば、MOSトランジスタ4のゲート長をバイポーラトラ
ンジスタ2のベース幅よりも長くしなければならないと
いう制約がなく、ゲート長を短くできる。この結果、第
1の実施の形態にかかる半導体装置によれば、高いES
D耐圧を確保しながら半導体装置をコンパクト化でき
る。
【0068】以上に説明した保護回路部の動作や半導体
装置の効果は、後で説明する第2の実施の形態でも言え
ることである。
装置の効果は、後で説明する第2の実施の形態でも言え
ることである。
【0069】{デバイスの製造方法}図1に示す第1の
実施の形態にかかる半導体装置の入出力回路部の製造方
法を、図1を参照しながら説明する。まず、レジストを
マスクとして、p型シリコン基板10のp型ウェル15
にn型イオン(例えば、リン)を選択的にイオン注入
し、n型ウェル14を形成する。
実施の形態にかかる半導体装置の入出力回路部の製造方
法を、図1を参照しながら説明する。まず、レジストを
マスクとして、p型シリコン基板10のp型ウェル15
にn型イオン(例えば、リン)を選択的にイオン注入
し、n型ウェル14を形成する。
【0070】次に、LOCOS法を用いて、p型ウェル
15に所定パターンのフィールド酸化層18a、18
b、18cを形成する。
15に所定パターンのフィールド酸化層18a、18
b、18cを形成する。
【0071】次に、公知の方法を用いて、ゲート酸化層
28、ポリシリコン層24を形成する。
28、ポリシリコン層24を形成する。
【0072】次に、フィールド酸化層18a、18b、
18c、ポリシリコン層24(ゲート電極)をマスクと
して、n型イオン(例えば、リン)を選択的にイオン注
入し、LDD構造のためのn型低濃度領域を形成する。
18c、ポリシリコン層24(ゲート電極)をマスクと
して、n型イオン(例えば、リン)を選択的にイオン注
入し、LDD構造のためのn型低濃度領域を形成する。
【0073】そして、公知の方法を用いて、ポリシリコ
ン層24(ゲート電極)の側面にサイドウォール酸化層
30a、30bを形成する。そして、フィールド酸化層
18a、18b、18c、ポリシリコン層24(ゲート
電極)、サイドウォール酸化層30a、30bをマスク
として、n型イオン(例えば、リン)を選択的にイオン
注入し、n+型不純物領域12a、12b、12c、n+
型ドレイン領域26a、n+型ソース領域26bを形成
する。
ン層24(ゲート電極)の側面にサイドウォール酸化層
30a、30bを形成する。そして、フィールド酸化層
18a、18b、18c、ポリシリコン層24(ゲート
電極)、サイドウォール酸化層30a、30bをマスク
として、n型イオン(例えば、リン)を選択的にイオン
注入し、n+型不純物領域12a、12b、12c、n+
型ドレイン領域26a、n+型ソース領域26bを形成
する。
【0074】次に、公知の方法を用いて、シリサイド層
20a〜20fを形成する。
20a〜20fを形成する。
【0075】次に、CVD法を用いて、p型シリコン基
板10を覆うようにシリコン酸化層32を形成する。
板10を覆うようにシリコン酸化層32を形成する。
【0076】次に、フォトリソグラフィとエッチングを
用いて、シリコン酸化層32にコンタクトホール34
a、34bを形成する。
用いて、シリコン酸化層32にコンタクトホール34
a、34bを形成する。
【0077】次に、スパッタリングによりアルミニウム
合金層をシリコン酸化層32上およびコンタクトホール
34a、34bに形成する。
合金層をシリコン酸化層32上およびコンタクトホール
34a、34bに形成する。
【0078】次に、フォトリソグラフィとエッチングを
用いて、アルミニウム合金層をパターンニングし、配線
層36a、36bを形成する。以上の工程により、半導
体装置の入出力回路部が完成する。
用いて、アルミニウム合金層をパターンニングし、配線
層36a、36bを形成する。以上の工程により、半導
体装置の入出力回路部が完成する。
【0079】[第2の実施の形態]図4は本発明の第2
の実施の形態にかかる半導体装置の入出力回路部の断面
図である。入出力回路部以外の構成は第1の実施の形態
にかかる半導体装置と同じである。図1に示す第1の実
施の形態にかかる半導体装置と実質的に同様な機能を有
する部分には同一の符号を付してある。第1の実施の形
態にかかる半導体装置との主要な相違点を説明し、これ
以外については説明を省略する。
の実施の形態にかかる半導体装置の入出力回路部の断面
図である。入出力回路部以外の構成は第1の実施の形態
にかかる半導体装置と同じである。図1に示す第1の実
施の形態にかかる半導体装置と実質的に同様な機能を有
する部分には同一の符号を付してある。第1の実施の形
態にかかる半導体装置との主要な相違点を説明し、これ
以外については説明を省略する。
【0080】第2の実施の形態にかかる半導体装置にお
いて、n+型不純物領域12bの抵抗は、シリサイド層
20bとn+型不純物領域12bの接触抵抗の二倍より
小さくされている。これにより、n型領域14aからn
+型不純物領域12bに流れた電流は、矢印Aで示すよ
うにシリサイド層20bを経由することなく、p型領域
15aに流れる。よって、n+型不純物領域12bとp
型領域15aの接合部のうち、シリサイド層20b近傍
の部分に電流が集中し、この部分が容易に絶縁破壊をす
る、という現象を防ぐことができる。
いて、n+型不純物領域12bの抵抗は、シリサイド層
20bとn+型不純物領域12bの接触抵抗の二倍より
小さくされている。これにより、n型領域14aからn
+型不純物領域12bに流れた電流は、矢印Aで示すよ
うにシリサイド層20bを経由することなく、p型領域
15aに流れる。よって、n+型不純物領域12bとp
型領域15aの接合部のうち、シリサイド層20b近傍
の部分に電流が集中し、この部分が容易に絶縁破壊をす
る、という現象を防ぐことができる。
【0081】なお、n+型不純物領域12bの抵抗がシ
リサイド層20bとn+型不純物領域12bの接触抵抗
の二倍より小さくされていると、シリサイド層20bに
電流が流れない(又は流れにくくなる)理由は、「課題
を解決するための手段」で説明しているので、ここでは
省略する。
リサイド層20bとn+型不純物領域12bの接触抵抗
の二倍より小さくされていると、シリサイド層20bに
電流が流れない(又は流れにくくなる)理由は、「課題
を解決するための手段」で説明しているので、ここでは
省略する。
【0082】n+型不純物領域12bの抵抗をシリサイ
ド層20bとn+型不純物領域12bの接触抵抗の二倍
より小さくするには、n+型不純物領域12bの長さL3
を小さくすることが上げられる(例えば、デザインルー
ル上の最小寸法)。また、n+型不純物領域12bの不
純物濃度を高くしてもよい。さらに、これらを組み合わ
せてもよい。
ド層20bとn+型不純物領域12bの接触抵抗の二倍
より小さくするには、n+型不純物領域12bの長さL3
を小さくすることが上げられる(例えば、デザインルー
ル上の最小寸法)。また、n+型不純物領域12bの不
純物濃度を高くしてもよい。さらに、これらを組み合わ
せてもよい。
【図1】本発明の第1の実施の形態にかかる半導体装置
の入出力回路部の断面図である。
の入出力回路部の断面図である。
【図2】本発明の第1の実施の形態にかかる半導体装置
の平面図である。
の平面図である。
【図3】本発明の第1の実施の形態にかかる半導体装置
の入出力回路部の等価回路図である。
の入出力回路部の等価回路図である。
【図4】本発明の第2の実施の形態にかかる半導体装置
の入出力回路部の断面図である。
の入出力回路部の断面図である。
【図5】特開平7−202126号公報に開示された半
導体装置の断面図である。
導体装置の断面図である。
2 バイポーラトランジスタ 4 MOSトランジスタ 6 寄生バイポーラトランジスタ 12a〜12c n+型不純物領域 14 n型ウェル 14a、14b n型領域 15a、15b p型領域 18a〜18c フィールド酸化層 20a〜20f シリサイド層 26a n+型ドレイン領域 26b n+型ソース領域 100 保護回路部 200 トランジスタ形成部 300 入出力回路部 400 パッド 600 半導体装置
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI テーマコート゛(参考) H01L 29/78
Claims (11)
- 【請求項1】 半導体基板に形成された半導体回路部
と、 前記半導体基板に形成され、前記半導体回路部のサージ
破壊を防止するための保護回路部と、 を備えた半導体装置であって、 前記半導体回路部は、電界効果トランジスタを含み、 前記電界効果トランジスタは、チャネル領域が形成され
る第1導電型の第1領域と、第2導電型の第1および第
2のソース/ドレイン領域と、を有し、 前記保護回路部は、バイポーラトランジスタ、第2導電
型のコンタクト領域、第1素子分離絶縁層、第2素子分
離絶縁層、第2導電型の第1接続領域および第2導電型
の第2接続領域を含み、 前記バイポーラトランジスタは、第2導電型の第2領
域、第1導電型の第3領域および第2導電型の第4領域
を有し、 前記コンタクト領域には、配線層が電気的に接続され、 前記第1素子分離絶縁層は、前記コンタクト領域と前記
第2領域を分離し、 前記第1接続領域は、前記第1素子分離絶縁層下に形成
され、 前記第1接続領域は、前記コンタクト領域と前記第2領
域を電気的に接続し、 前記第2素子分離絶縁層は、前記コンタクト領域と前記
第1のソース/ドレイン領域を分離し、 前記第2接続領域は、前記第2素子分離絶縁層下に形成
され、 前記第2接続領域は、前記コンタクト領域と前記第1の
ソース/ドレイン領域を電気的に接続し、 前記第1接続領域の抵抗は、前記第2接続領域の抵抗よ
り小さい、半導体装置。 - 【請求項2】 請求項1において、 前記コンタクト領域から前記第2領域へ向かう方向にお
ける前記第1素子分離絶縁層の長さを、前記コンタクト
領域から前記第1のソース/ドレイン領域へ向かう方向
における前記第2素子分離絶縁層の長さより小さくする
ことにより、前記第1接続領域の抵抗を前記第2接続領
域の抵抗より小さくする、半導体装置。 - 【請求項3】 請求項1または2において、 前記半導体回路部および前記保護回路部は、シリサイド
層を有している、半導体装置。 - 【請求項4】 請求項3において、 前記第2領域上には、前記シリサイド層が形成され、 前記第2領域の抵抗は、前記シリサイド層と前記第2領
域の接触抵抗の二倍より小さい、半導体装置。 - 【請求項5】 請求項4において、 前記第2領域の不純物濃度を制御することにより、前記
第2領域の抵抗を、前記シリサイド層と前記第2領域の
接触抵抗の二倍より小さくする、半導体装置。 - 【請求項6】 請求項4において、 前記第2領域の静電気が流れる方向の長さを制御するこ
とにより、前記第2領域の抵抗を、前記シリサイド層と
前記第2領域の接触抵抗の二倍より小さくする、半導体
装置。 - 【請求項7】 請求項1〜6のいずれかにおいて、 前記第1のソース/ドレイン領域と、前記第1領域と、
前記第2のソース/ドレイン領域と、で寄生バイポーラ
トランジスタが構成され、 前記バイポーラトランジスタのブレークダウン電圧は、
前記寄生バイポーラトランジスタのブレークダウン電圧
と等しい、半導体装置。 - 【請求項8】 請求項1〜7のいずれかにおいて、 電極部を備え、 前記電極部は、前記半導体基板に形成され、 前記電極部は、ボンディングにより外部配線と電気的に
接続されるものであり、 前記半導体回路部と前記電極部とは、前記保護回路部を
介して電気的に接続されている、半導体装置。 - 【請求項9】 請求項1〜8のいずれかにおいて、 前記第4領域は、接地されている、半導体装置。
- 【請求項10】 請求項1〜9のいずれかにおいて、 前記半導体回路部は、入出力回路部、入力回路部または
出力回路部を含む、半導体装置。 - 【請求項11】 請求項1〜10のいずれかにおいて、 第2導電型のウェルを備え、 前記ウェルは、前記第1接続領域および前記第2接続領
域を含む、半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11261719A JP2000156469A (ja) | 1998-09-18 | 1999-09-16 | 半導体装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10-265412 | 1998-09-18 | ||
JP26541298 | 1998-09-18 | ||
JP11261719A JP2000156469A (ja) | 1998-09-18 | 1999-09-16 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2000156469A true JP2000156469A (ja) | 2000-06-06 |
Family
ID=26545215
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11261719A Withdrawn JP2000156469A (ja) | 1998-09-18 | 1999-09-16 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2000156469A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7271097B2 (en) | 2003-03-12 | 2007-09-18 | Nec Electronics Corporation | Method for manufacturing a semiconductor protection element and a semiconductor device |
-
1999
- 1999-09-16 JP JP11261719A patent/JP2000156469A/ja not_active Withdrawn
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7271097B2 (en) | 2003-03-12 | 2007-09-18 | Nec Electronics Corporation | Method for manufacturing a semiconductor protection element and a semiconductor device |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040120 |
|
A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20040319 |