JP3271435B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、ＳＯＩ構造を有し、
かつ、半導体集積回路を静電気等から保護するための保
護回路を備えた半導体集積回路装置に関するものであ
る。
かつ、半導体集積回路を静電気等から保護するための保
護回路を備えた半導体集積回路装置に関するものであ
る。
【０００２】
【従来の技術】従来、ＳＯＩ技術とは半導体基板上に形
成された絶縁体層上に半導体層を形成し、その半導体層
に半導体集積回路素子を形成するものである。又、この
ＳＯＩ構造を有する半導体集積回路素子に対し静電気等
によって発生する大電流から保護するために保護回路が
備えられる。この保護回路は大電流を逃がすためのトラ
ンジスタ等の保護回路用素子を有し、当該素子は絶縁体
層上の半導体層に形成されてきた。しかし、大電流を逃
がす経路を横方向にしか形成することができないために
半導体集積回路素子が破壊されやすかった。そのため、
保護回路用素子は静電気等によって発生する大電流を逃
がすべく半導体基板に形成されるようになった。その一
例が、特開平４−３４５０６４号公報にて示されてい
る。これは、図６に示すように、入力用のボンディング
パッド３１と内部回路３２との間に保護回路３３が設け
られ、この保護回路３３は保護抵抗体３４と保護用ＭＯ
ＳＦＥＴ３５とからなる。又、この保護用ＭＯＳＦＥＴ
３５は図７に示すように、半導体基板３６にソース・ド
レイン領域３７を有し半導体層３８にてゲート電極を形
成したものである。
成された絶縁体層上に半導体層を形成し、その半導体層
に半導体集積回路素子を形成するものである。又、この
ＳＯＩ構造を有する半導体集積回路素子に対し静電気等
によって発生する大電流から保護するために保護回路が
備えられる。この保護回路は大電流を逃がすためのトラ
ンジスタ等の保護回路用素子を有し、当該素子は絶縁体
層上の半導体層に形成されてきた。しかし、大電流を逃
がす経路を横方向にしか形成することができないために
半導体集積回路素子が破壊されやすかった。そのため、
保護回路用素子は静電気等によって発生する大電流を逃
がすべく半導体基板に形成されるようになった。その一
例が、特開平４−３４５０６４号公報にて示されてい
る。これは、図６に示すように、入力用のボンディング
パッド３１と内部回路３２との間に保護回路３３が設け
られ、この保護回路３３は保護抵抗体３４と保護用ＭＯ
ＳＦＥＴ３５とからなる。又、この保護用ＭＯＳＦＥＴ
３５は図７に示すように、半導体基板３６にソース・ド
レイン領域３７を有し半導体層３８にてゲート電極を形
成したものである。
【０００３】この保護回路３３は、図８に示すように、
複数のボンディングパッド３１毎にそれぞれ設けられ
る。又、図８に示すように、半導体基板３６に形成され
た保護用ＭＯＳＦＥＴ３５に対する基板電位用パッド３
９は、半導体基板３６（チップ）のある特定の場所に形
成され、この基板電位用パッド３９の直下において同パ
ッド３９と半導体基板３６とが電気的に接続され、半導
体基板３６が接地電位にされる。
複数のボンディングパッド３１毎にそれぞれ設けられ
る。又、図８に示すように、半導体基板３６に形成され
た保護用ＭＯＳＦＥＴ３５に対する基板電位用パッド３
９は、半導体基板３６（チップ）のある特定の場所に形
成され、この基板電位用パッド３９の直下において同パ
ッド３９と半導体基板３６とが電気的に接続され、半導
体基板３６が接地電位にされる。
【０００４】
【発明が解決しようとする課題】ところが、保護用ＭＯ
ＳＦＥＴ３５のソース・ドレイン直下の半導体基板領域
の電位は、保護用ＭＯＳＦＥＴ３５と基板電位用パッド
３９との間の距離が保護用ＭＯＳＦＥＴ３５毎に異なっ
ているため、図９に示すように、保護用ＭＯＳＦＥＴ３
５毎に基板抵抗（Ｒ１，Ｒ２，Ｒ３，…）分だけ電圧低
下が起きている。その結果、保護用ＭＯＳＦＥＴ３５毎
に基板電位が違うことから保護用ＭＯＳＦＥＴ３５に流
れる電流量も違うため破壊耐量値も異なってくる問題が
生じている。
ＳＦＥＴ３５のソース・ドレイン直下の半導体基板領域
の電位は、保護用ＭＯＳＦＥＴ３５と基板電位用パッド
３９との間の距離が保護用ＭＯＳＦＥＴ３５毎に異なっ
ているため、図９に示すように、保護用ＭＯＳＦＥＴ３
５毎に基板抵抗（Ｒ１，Ｒ２，Ｒ３，…）分だけ電圧低
下が起きている。その結果、保護用ＭＯＳＦＥＴ３５毎
に基板電位が違うことから保護用ＭＯＳＦＥＴ３５に流
れる電流量も違うため破壊耐量値も異なってくる問題が
生じている。
【０００５】そこで、この発明の目的は、各保護回路を
構成する各ＭＯＳＦＥＴの特性を揃えることが可能とな
る半導体集積回路装置を提供することにある。
構成する各ＭＯＳＦＥＴの特性を揃えることが可能とな
る半導体集積回路装置を提供することにある。
【０００６】
【課題を解決するための手段】請求項１に記載の発明
は、半導体基板上の絶縁体層を介した半導体層に形成さ
れた半導体集積回路と、前記半導体集積回路と外部とを
電気的に接続するための複数の外部接続端子と、前記半
導体集積回路と各外部接続端子との間にそれぞれ設けら
れ、前記半導体基板に形成されたＭＯＳＦＥＴを含んだ
保護回路とを備えた半導体集積回路装置において、前記
半導体基板における前記各保護回路のＭＯＳＦＥＴに接
近した位置まで不純物拡散領域を延設し、この不純物拡
散領域を所定電位にした半導体集積回路装置をその要旨
とする。
は、半導体基板上の絶縁体層を介した半導体層に形成さ
れた半導体集積回路と、前記半導体集積回路と外部とを
電気的に接続するための複数の外部接続端子と、前記半
導体集積回路と各外部接続端子との間にそれぞれ設けら
れ、前記半導体基板に形成されたＭＯＳＦＥＴを含んだ
保護回路とを備えた半導体集積回路装置において、前記
半導体基板における前記各保護回路のＭＯＳＦＥＴに接
近した位置まで不純物拡散領域を延設し、この不純物拡
散領域を所定電位にした半導体集積回路装置をその要旨
とする。
【０００７】請求項２に記載の発明は、請求項１に記載
の半導体集積回路装置における前記不純物拡散領域を、
半導体基板における前記各保護回路のＭＯＳＦＥＴの形
成領域の周囲に延設した半導体集積回路装置をその要旨
とする。
の半導体集積回路装置における前記不純物拡散領域を、
半導体基板における前記各保護回路のＭＯＳＦＥＴの形
成領域の周囲に延設した半導体集積回路装置をその要旨
とする。
【０００８】請求項３に記載の発明は、請求項１に記載
の半導体集積回路装置における前記不純物拡散領域を、
前記半導体基板の外周部に延設した半導体集積回路装置
をその要旨とする。
の半導体集積回路装置における前記不純物拡散領域を、
前記半導体基板の外周部に延設した半導体集積回路装置
をその要旨とする。
【０００９】
【作用】請求項１に記載の発明によれば、半導体基板に
おける各保護回路のＭＯＳＦＥＴに接近した位置まで不
純物拡散領域が延設され、この不純物拡散領域が所定電
位にされる。その結果、各ＭＯＳＦＥＴと不純物拡散領
域（即ち、基板電位用配線）との間の距離の均等化が図
られ、各ＭＯＳＦＥＴのソース・ドレイン直下の半導体
基板領域の電位も均等化が図られる。よって、各ＭＯＳ
ＦＥＴの破壊耐量値等の特性も均等化される。
おける各保護回路のＭＯＳＦＥＴに接近した位置まで不
純物拡散領域が延設され、この不純物拡散領域が所定電
位にされる。その結果、各ＭＯＳＦＥＴと不純物拡散領
域（即ち、基板電位用配線）との間の距離の均等化が図
られ、各ＭＯＳＦＥＴのソース・ドレイン直下の半導体
基板領域の電位も均等化が図られる。よって、各ＭＯＳ
ＦＥＴの破壊耐量値等の特性も均等化される。
【００１０】請求項２に記載の発明によれば、半導体基
板における各保護回路のＭＯＳＦＥＴの形成領域の周囲
に不純物拡散領域が延設され、この不純物拡散領域が所
定電位にされる。その結果、各ＭＯＳＦＥＴと不純物拡
散領域（即ち、基板電位用配線）との間の距離の均等化
が図られ、各ＭＯＳＦＥＴのソース・ドレイン直下の半
導体基板領域の電位も均等化が図られる。よって、各Ｍ
ＯＳＦＥＴの破壊耐量値等の特性も均等化される。
板における各保護回路のＭＯＳＦＥＴの形成領域の周囲
に不純物拡散領域が延設され、この不純物拡散領域が所
定電位にされる。その結果、各ＭＯＳＦＥＴと不純物拡
散領域（即ち、基板電位用配線）との間の距離の均等化
が図られ、各ＭＯＳＦＥＴのソース・ドレイン直下の半
導体基板領域の電位も均等化が図られる。よって、各Ｍ
ＯＳＦＥＴの破壊耐量値等の特性も均等化される。
【００１１】請求項３に記載の発明によれば、請求項１
に記載の発明の作用に加え、不純物拡散領域が、本来、
不使用部分である半導体基板の外周部に延設され、不純
物拡散領域が容易に配置される。
に記載の発明の作用に加え、不純物拡散領域が、本来、
不使用部分である半導体基板の外周部に延設され、不純
物拡散領域が容易に配置される。
【００１２】
【実施例】以下、この発明を具体化した一実施例を図面
に従って説明する。図５には半導体集積回路装置の電気
的構成を示す。
に従って説明する。図５には半導体集積回路装置の電気
的構成を示す。
【００１３】半導体集積回路装置における半導体集積回
路としての内部回路１には、その各入力段にインバータ
２が用いられている。この各インバータ２はそれぞれ、
ＰチャネルＭＯＳＦＥＴ３とＮチャネルＭＯＳＦＥＴ４
とからなる。又、インバータ２のＰチャネルＭＯＳＦＥ
Ｔ３のソース電極には電源端子（ＶDD）５が接続され、
ＮチャネルＭＯＳＦＥＴ４のソース電極には接地端子
（ＶSS）６が接続されている。電源端子５には電源電圧
ＶDDとして、例えば、３ボルトが印加されるようになっ
ている。インバータ２の入力端子と、外部接続端子であ
る入力パッド（ボンディングパッド）７との間には、保
護回路８が配置されている。保護回路８は、保護抵抗９
と、ＮチャネルＭＯＳＦＥＴ１０とから構成されてい
る。つまり、入力パッド７とインバータ２の入力端子と
を結ぶ接続線１１の途中に保護抵抗９が配置されてい
る。又、接続線１１と接地端子（ＶSS）１２との間にＮ
チャネルＭＯＳＦＥＴ１０が配置され、ＮチャネルＭＯ
ＳＦＥＴ１０のゲート端子は接続線１１と接続されてい
る。
路としての内部回路１には、その各入力段にインバータ
２が用いられている。この各インバータ２はそれぞれ、
ＰチャネルＭＯＳＦＥＴ３とＮチャネルＭＯＳＦＥＴ４
とからなる。又、インバータ２のＰチャネルＭＯＳＦＥ
Ｔ３のソース電極には電源端子（ＶDD）５が接続され、
ＮチャネルＭＯＳＦＥＴ４のソース電極には接地端子
（ＶSS）６が接続されている。電源端子５には電源電圧
ＶDDとして、例えば、３ボルトが印加されるようになっ
ている。インバータ２の入力端子と、外部接続端子であ
る入力パッド（ボンディングパッド）７との間には、保
護回路８が配置されている。保護回路８は、保護抵抗９
と、ＮチャネルＭＯＳＦＥＴ１０とから構成されてい
る。つまり、入力パッド７とインバータ２の入力端子と
を結ぶ接続線１１の途中に保護抵抗９が配置されてい
る。又、接続線１１と接地端子（ＶSS）１２との間にＮ
チャネルＭＯＳＦＥＴ１０が配置され、ＮチャネルＭＯ
ＳＦＥＴ１０のゲート端子は接続線１１と接続されてい
る。
【００１４】尚、内部回路（半導体集積回路）１の入力
段としてインバータ以外にも各種回路が使用できるとと
もに、内部回路（半導体集積回路）１には各種の回路
（素子）を含んでいることは言うまでもない。
段としてインバータ以外にも各種回路が使用できるとと
もに、内部回路（半導体集積回路）１には各種の回路
（素子）を含んでいることは言うまでもない。
【００１５】図１には半導体集積回路装置（チップ）の
平面図を示す。図２には図１のＡ−Ａ断面を、図３には
図１のＢ−Ｂ断面を、図４には図１のＣ−Ｃ断面を示
す。尚、同図において、図５での保護抵抗９等は省略し
ている。
平面図を示す。図２には図１のＡ−Ａ断面を、図３には
図１のＢ−Ｂ断面を、図４には図１のＣ−Ｃ断面を示
す。尚、同図において、図５での保護抵抗９等は省略し
ている。
【００１６】図１に示すように、半導体集積回路装置
（チップ）の中央部分は内部回路１および各保護回路８
のＮチャネルＭＯＳＦＥＴ１０の形成領域Ｚ１となり、
その周辺部に前述の各入力パッド（ボンディングパッ
ド）７が配置されている。このパッド７には接地端子用
ボンディングパッド（基板電位用パッド）７ａが含まれ
ている。
（チップ）の中央部分は内部回路１および各保護回路８
のＮチャネルＭＯＳＦＥＴ１０の形成領域Ｚ１となり、
その周辺部に前述の各入力パッド（ボンディングパッ
ド）７が配置されている。このパッド７には接地端子用
ボンディングパッド（基板電位用パッド）７ａが含まれ
ている。
【００１７】図４においては、複数の入力パッド（ボン
ディングパッド）７のうちの一つについて示すものであ
り、他の入力パッド（ボンディングパッド）７について
も同様の構成となっている。
ディングパッド）７のうちの一つについて示すものであ
り、他の入力パッド（ボンディングパッド）７について
も同様の構成となっている。
【００１８】図４に示すように、半導体基板としてのＰ
型単結晶シリコン基板１３上には絶縁体層としてのシリ
コン酸化膜１４が形成され、そのシリコン酸化膜１４の
上に半導体層としての単結晶シリコン層（以下、ＳＯＩ
層という）１５，１６，１７が配置されている。ＳＯＩ
層１５にはゲート酸化膜１８を介してポリシリコンゲー
ト電極１９が形成され、ＮチャネルＭＯＳＦＥＴ４が構
成されている。又、ＳＯＩ層１６にはゲート酸化膜２０
を介してポリシリコンゲート電極２１が形成され、Ｐチ
ャネルＭＯＳＦＥＴ３が構成されている。この両ＭＯＳ
ＦＥＴ３，４にて、前述したインバータ２が構成されて
いる。
型単結晶シリコン基板１３上には絶縁体層としてのシリ
コン酸化膜１４が形成され、そのシリコン酸化膜１４の
上に半導体層としての単結晶シリコン層（以下、ＳＯＩ
層という）１５，１６，１７が配置されている。ＳＯＩ
層１５にはゲート酸化膜１８を介してポリシリコンゲー
ト電極１９が形成され、ＮチャネルＭＯＳＦＥＴ４が構
成されている。又、ＳＯＩ層１６にはゲート酸化膜２０
を介してポリシリコンゲート電極２１が形成され、Ｐチ
ャネルＭＯＳＦＥＴ３が構成されている。この両ＭＯＳ
ＦＥＴ３，４にて、前述したインバータ２が構成されて
いる。
【００１９】又、ＳＯＩ層１７の両側におけるＰ型単結
晶シリコン基板１３にはＮ型のソース領域２２およびＮ
型のドレイン領域２３が形成されている。そして、ＳＯ
Ｉ層１７をゲート電極とし、シリコン酸化膜１４をゲー
ト酸化膜とし、Ｐ型単結晶シリコン基板１３をソース・
ドレイン領域として前述した保護回路８を構成するＮチ
ャネルＭＯＳＦＥＴ１０が形成されている。このよう
に、ＮチャネルＭＯＳＦＥＴ１０はＰ型単結晶シリコン
基板１３に形成されている。
晶シリコン基板１３にはＮ型のソース領域２２およびＮ
型のドレイン領域２３が形成されている。そして、ＳＯ
Ｉ層１７をゲート電極とし、シリコン酸化膜１４をゲー
ト酸化膜とし、Ｐ型単結晶シリコン基板１３をソース・
ドレイン領域として前述した保護回路８を構成するＮチ
ャネルＭＯＳＦＥＴ１０が形成されている。このよう
に、ＮチャネルＭＯＳＦＥＴ１０はＰ型単結晶シリコン
基板１３に形成されている。
【００２０】又、ＳＯＩ層１５，１６，１７を含めたシ
リコン酸化膜１４の上は層間絶縁膜２４で覆われるとと
もに、アルミ等による配線２５が設けられている。さら
に、図１，２に示すように、層間絶縁膜２４の上には、
アルミ等による複数の入力パッド７が配置されている。
リコン酸化膜１４の上は層間絶縁膜２４で覆われるとと
もに、アルミ等による配線２５が設けられている。さら
に、図１，２に示すように、層間絶縁膜２４の上には、
アルミ等による複数の入力パッド７が配置されている。
【００２１】又、図１に示すように、Ｐ型単結晶シリコ
ン基板１３（チップ）の外周部、つまり、各保護回路８
のＮチャネルＭＯＳＦＥＴ１０の形成領域Ｚ１の周囲に
おけるＰ型単結晶シリコン基板１３の表面部には、基板
電位用のＰ+ 不純物拡散領域２６が環状に形成されてい
る。Ｐ+ 不純物拡散領域２６はＰ型不純物であるホウ素
（Ｂ）等を打ち込むことにより形成したものである。こ
のＰ+ 不純物拡散領域２６はＰ単結晶シリコン基板１３
の表面から所定の深さを有している。さらに、Ｐ+ 不純
物拡散領域２６の全領域におけるその上のシリコン酸化
膜１４，ＳＯＩ層，層間絶縁膜２４にはコンタクトホー
ル２７が設けられ、このコンタクトホール２７を通して
アルミよりなる金属配線２８が設けられている。この金
属配線２８はＰ+ 不純物拡散領域２６と略同一寸法とな
っている。尚、金属配線２８は必ずしもＰ+ 不純物拡散
領域２６と同一寸法とする必要はない。
ン基板１３（チップ）の外周部、つまり、各保護回路８
のＮチャネルＭＯＳＦＥＴ１０の形成領域Ｚ１の周囲に
おけるＰ型単結晶シリコン基板１３の表面部には、基板
電位用のＰ+ 不純物拡散領域２６が環状に形成されてい
る。Ｐ+ 不純物拡散領域２６はＰ型不純物であるホウ素
（Ｂ）等を打ち込むことにより形成したものである。こ
のＰ+ 不純物拡散領域２６はＰ単結晶シリコン基板１３
の表面から所定の深さを有している。さらに、Ｐ+ 不純
物拡散領域２６の全領域におけるその上のシリコン酸化
膜１４，ＳＯＩ層，層間絶縁膜２４にはコンタクトホー
ル２７が設けられ、このコンタクトホール２７を通して
アルミよりなる金属配線２８が設けられている。この金
属配線２８はＰ+ 不純物拡散領域２６と略同一寸法とな
っている。尚、金属配線２８は必ずしもＰ+ 不純物拡散
領域２６と同一寸法とする必要はない。
【００２２】このように、Ｐ+ 不純物拡散領域２６がＰ
型単結晶シリコン基板１３における各保護回路８のＮチ
ャネルＭＯＳＦＥＴ１０に接近した位置まで延設されて
いる。より詳しくは、Ｐ+ 不純物拡散領域２６が各保護
回路８のＮチャネルＭＯＳＦＥＴ１０に対しほぼ等距離
になるように配置されている。
型単結晶シリコン基板１３における各保護回路８のＮチ
ャネルＭＯＳＦＥＴ１０に接近した位置まで延設されて
いる。より詳しくは、Ｐ+ 不純物拡散領域２６が各保護
回路８のＮチャネルＭＯＳＦＥＴ１０に対しほぼ等距離
になるように配置されている。
【００２３】金属配線２８は、層間絶縁膜２４上の接続
配線２８ａを介して接地端子用ボンディングパッド７ａ
と接続されている。このようにして、Ｐ+ 不純物拡散領
域２６は金属配線２８を通して接地端子用ボンディング
パッド７ａと接続され、基板電位として接地電位Ｖssが
印加される。
配線２８ａを介して接地端子用ボンディングパッド７ａ
と接続されている。このようにして、Ｐ+ 不純物拡散領
域２６は金属配線２８を通して接地端子用ボンディング
パッド７ａと接続され、基板電位として接地電位Ｖssが
印加される。
【００２４】さらに、層間絶縁膜２４の上は、パッド７
（７ａを含む）を除いてパッシベーション膜３０にて覆
われている。次に、このように構成した半導体集積回路
装置の作用を説明する。
（７ａを含む）を除いてパッシベーション膜３０にて覆
われている。次に、このように構成した半導体集積回路
装置の作用を説明する。
【００２５】入力パッド７に静電気やサージ電圧等の高
電圧が印加されると、保護回路８のＮチャネルＭＯＳＦ
ＥＴ１０のソース／ドレイン間に電流が流れ、大電流が
接地端子１２に逃げ、内部回路１が保護される。
電圧が印加されると、保護回路８のＮチャネルＭＯＳＦ
ＥＴ１０のソース／ドレイン間に電流が流れ、大電流が
接地端子１２に逃げ、内部回路１が保護される。
【００２６】又、Ｐ型単結晶シリコン基板１３における
各保護回路８のＮチャネルＭＯＳＦＥＴ１０の形成領域
Ｚ１の周囲にＰ+ 不純物拡散領域２６が延設され、この
Ｐ+不純物拡散領域２６を接地電位ＶSSとしたので、各
ＮチャネルＭＯＳＦＥＴ１０とＰ+ 不純物拡散領域２６
（即ち、基板電位用配線）との間の距離が均等となり、
各ＮチャネルＭＯＳＦＥＴ１０のソース・ドレイン直下
の基板領域電位が等しくなる。つまり、図８に示した従
来装置では基板電位用パッド３９は半導体基板３６（チ
ップ）のある特定の場所に形成され、保護用ＭＯＳＦＥ
Ｔ３５のソース・ドレイン直下の基板領域の電位は、保
護用ＭＯＳＦＥＴ３５と基板電位用パッド３９との間の
距離が保護用ＭＯＳＦＥＴ３５毎に異なっているため、
図９に示すように、保護用ＭＯＳＦＥＴ３５毎に基板抵
抗（Ｒ１，Ｒ２，Ｒ３…）分だけ電圧低下が起きてい
る。しかしながら、本装置では、図５に示すように、Ｎ
チャネルＭＯＳＦＥＴ１０と接地端子用ボンディングパ
ッド（基板電位用パッド）７ａとの間の実質的な距離が
各ＮチャネルＭＯＳＦＥＴ１０で等しくなっているた
め、ＮチャネルＭＯＳＦＥＴ１０毎の基板抵抗分の電圧
低下は発生しない。よって、各ＮチャネルＭＯＳＦＥＴ
１０のソース・ドレイン直下の基板領域電位が等しくな
り、各ＮチャネルＭＯＳＦＥＴ１０の破壊耐量値も均等
化される。
各保護回路８のＮチャネルＭＯＳＦＥＴ１０の形成領域
Ｚ１の周囲にＰ+ 不純物拡散領域２６が延設され、この
Ｐ+不純物拡散領域２６を接地電位ＶSSとしたので、各
ＮチャネルＭＯＳＦＥＴ１０とＰ+ 不純物拡散領域２６
（即ち、基板電位用配線）との間の距離が均等となり、
各ＮチャネルＭＯＳＦＥＴ１０のソース・ドレイン直下
の基板領域電位が等しくなる。つまり、図８に示した従
来装置では基板電位用パッド３９は半導体基板３６（チ
ップ）のある特定の場所に形成され、保護用ＭＯＳＦＥ
Ｔ３５のソース・ドレイン直下の基板領域の電位は、保
護用ＭＯＳＦＥＴ３５と基板電位用パッド３９との間の
距離が保護用ＭＯＳＦＥＴ３５毎に異なっているため、
図９に示すように、保護用ＭＯＳＦＥＴ３５毎に基板抵
抗（Ｒ１，Ｒ２，Ｒ３…）分だけ電圧低下が起きてい
る。しかしながら、本装置では、図５に示すように、Ｎ
チャネルＭＯＳＦＥＴ１０と接地端子用ボンディングパ
ッド（基板電位用パッド）７ａとの間の実質的な距離が
各ＮチャネルＭＯＳＦＥＴ１０で等しくなっているた
め、ＮチャネルＭＯＳＦＥＴ１０毎の基板抵抗分の電圧
低下は発生しない。よって、各ＮチャネルＭＯＳＦＥＴ
１０のソース・ドレイン直下の基板領域電位が等しくな
り、各ＮチャネルＭＯＳＦＥＴ１０の破壊耐量値も均等
化される。
【００２７】このように本実施例では、Ｐ型単結晶シリ
コン基板１３における各保護回路８のＮチャネルＭＯＳ
ＦＥＴ１０に接近した位置までＰ+ 不純物拡散領域２６
を延設し、このＰ+ 不純物拡散領域２６を接地電位ＶSS
（所定電位）にした。より詳しくは、各保護回路８のＮ
チャネルＭＯＳＦＥＴ１０の形成領域Ｚ１の周囲にＰ +
不純物拡散領域２６を延設した。その結果、各Ｎチャネ
ルＭＯＳＦＥＴ１０とＰ+ 不純物拡散領域２６（即ち、
基板電位用配線）との間の距離の均等化が図られ、各Ｎ
チャネルＭＯＳＦＥＴ１０のソース・ドレイン直下のＰ
型単結晶シリコン基板１３領域の電位も均等化が図られ
る。よって、各ＮチャネルＭＯＳＦＥＴ１０の破壊耐量
値も均等化される。このようにして、各保護回路８を構
成する各ＮチャネルＭＯＳＦＥＴ１０の特性を揃えるこ
とが可能となる。
コン基板１３における各保護回路８のＮチャネルＭＯＳ
ＦＥＴ１０に接近した位置までＰ+ 不純物拡散領域２６
を延設し、このＰ+ 不純物拡散領域２６を接地電位ＶSS
（所定電位）にした。より詳しくは、各保護回路８のＮ
チャネルＭＯＳＦＥＴ１０の形成領域Ｚ１の周囲にＰ +
不純物拡散領域２６を延設した。その結果、各Ｎチャネ
ルＭＯＳＦＥＴ１０とＰ+ 不純物拡散領域２６（即ち、
基板電位用配線）との間の距離の均等化が図られ、各Ｎ
チャネルＭＯＳＦＥＴ１０のソース・ドレイン直下のＰ
型単結晶シリコン基板１３領域の電位も均等化が図られ
る。よって、各ＮチャネルＭＯＳＦＥＴ１０の破壊耐量
値も均等化される。このようにして、各保護回路８を構
成する各ＮチャネルＭＯＳＦＥＴ１０の特性を揃えるこ
とが可能となる。
【００２８】又、Ｐ+ 不純物拡散領域２６を、本来、不
使用部分であるＰ型単結晶シリコン基板１３（チップ）
の外周部に延設したので、Ｐ+ 不純物拡散領域２６を容
易に配置することができる。又、Ｐ+ 不純物拡散領域２
６と接触する金属配線２８をＰ型単結晶シリコン基板１
３（チップ）の外周部に延設したので、内部回路１（半
導体集積回路）を阻害せずにコンタクトホール２７の面
積を確保することができる。
使用部分であるＰ型単結晶シリコン基板１３（チップ）
の外周部に延設したので、Ｐ+ 不純物拡散領域２６を容
易に配置することができる。又、Ｐ+ 不純物拡散領域２
６と接触する金属配線２８をＰ型単結晶シリコン基板１
３（チップ）の外周部に延設したので、内部回路１（半
導体集積回路）を阻害せずにコンタクトホール２７の面
積を確保することができる。
【００２９】尚、この発明は上記実施例に限定されるも
のではなく、例えば、前記実施例では半導体基板として
Ｐ型のものを使用し、不純物拡散領域としてＰ型のもの
を使用したが、半導体基板としてＮ型のものを使用し、
不純物拡散領域としてＮ型不純物であるリン（Ｐ）等を
打ち込んで形成してもよい。
のではなく、例えば、前記実施例では半導体基板として
Ｐ型のものを使用し、不純物拡散領域としてＰ型のもの
を使用したが、半導体基板としてＮ型のものを使用し、
不純物拡散領域としてＮ型不純物であるリン（Ｐ）等を
打ち込んで形成してもよい。
【００３０】又、Ｐ+ 不純物拡散領域２６は、必ずしも
ＮチャネルＭＯＳＦＥＴ１０の形成領域Ｚ１の周囲（Ｐ
型単結晶シリコン基板１３の外周部）に環状に設ける必
要はなく、各ＮチャネルＭＯＳＦＥＴ１０に接近した位
置まで延びていればよい。
ＮチャネルＭＯＳＦＥＴ１０の形成領域Ｚ１の周囲（Ｐ
型単結晶シリコン基板１３の外周部）に環状に設ける必
要はなく、各ＮチャネルＭＯＳＦＥＴ１０に接近した位
置まで延びていればよい。
【００３１】
【発明の効果】以上詳述したように請求項１，２に記載
の発明によれば、各保護回路を構成する各ＭＯＳＦＥＴ
の特性を揃えることが可能となる優れた効果を発揮す
る。
の発明によれば、各保護回路を構成する各ＭＯＳＦＥＴ
の特性を揃えることが可能となる優れた効果を発揮す
る。
【００３２】又、請求項３に記載の発明によれば、請求
項１に記載の発明の効果に加え、不純物拡散領域を容易
に配置することができる。
項１に記載の発明の効果に加え、不純物拡散領域を容易
に配置することができる。
【図１】実施例の半導体集積回路装置の平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】図１のＢ−Ｂ断面図である。
【図４】図１のＣ−Ｃ断面図である。
【図５】実施例の半導体集積回路装置の電気的構成図で
ある。
ある。
【図６】従来の半導体集積回路装置の電気的構成図であ
る。
る。
【図７】従来の半導体集積回路装置の断面図である。
【図８】従来の半導体集積回路装置の平面図である。
【図９】従来の半導体集積回路装置の電気的構成図であ
る。
る。
１…半導体集積回路としての内部回路、７…外部接続端
子としての入力パッド、８…保護回路、１０…Ｎチャネ
ルＭＯＳＦＥＴ、１３…半導体基板としてのＰ型単結晶
シリコン基板、１４…絶縁体層としてのシリコン酸化
膜、１５，１６…半導体層としてのＳＯＩ層、２６…Ｐ
+ 不純物拡散領域
子としての入力パッド、８…保護回路、１０…Ｎチャネ
ルＭＯＳＦＥＴ、１３…半導体基板としてのＰ型単結晶
シリコン基板、１４…絶縁体層としてのシリコン酸化
膜、１５，１６…半導体層としてのＳＯＩ層、２６…Ｐ
+ 不純物拡散領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−94679（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/822 H01L 21/8238 H01L 27/04 H01L 27/092
Claims (3)
- 【請求項１】 半導体基板上の絶縁体層を介した半導体
層に形成された半導体集積回路と、 前記半導体集積回路と外部とを電気的に接続するための
複数の外部接続端子と、 前記半導体集積回路と各外部接続端子との間にそれぞれ
設けられ、前記半導体基板に形成されたＭＯＳＦＥＴを
含んだ保護回路とを備えた半導体集積回路装置におい
て、 前記半導体基板における前記各保護回路のＭＯＳＦＥＴ
に接近した位置まで不純物拡散領域を延設し、この不純
物拡散領域を所定電位にしたことを特徴とする半導体集
積回路装置。 - 【請求項２】 請求項１に記載の半導体集積回路装置に
おいて、前記不純物拡散領域を、半導体基板における前
記各保護回路のＭＯＳＦＥＴの形成領域の周囲に延設し
たことを特徴とする半導体集積回路装置。 - 【請求項３】 請求項１に記載の半導体集積回路装置に
おいて、前記不純物拡散領域を、前記半導体基板の外周
部に延設したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18368994A JP3271435B2 (ja) | 1994-08-04 | 1994-08-04 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18368994A JP3271435B2 (ja) | 1994-08-04 | 1994-08-04 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846142A JPH0846142A (ja) | 1996-02-16 |
| JP3271435B2 true JP3271435B2 (ja) | 2002-04-02 |
Family
ID=16140218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18368994A Expired - Fee Related JP3271435B2 (ja) | 1994-08-04 | 1994-08-04 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3271435B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323660A (ja) * | 1999-05-11 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置及びその製造方法並びにウェハの製造方法 |
| JP4673569B2 (ja) * | 2004-03-31 | 2011-04-20 | 株式会社リコー | 半導体装置 |
-
1994
- 1994-08-04 JP JP18368994A patent/JP3271435B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0846142A (ja) | 1996-02-16 |
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