JPH04241452A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04241452A JPH04241452A JP3017182A JP1718291A JPH04241452A JP H04241452 A JPH04241452 A JP H04241452A JP 3017182 A JP3017182 A JP 3017182A JP 1718291 A JP1718291 A JP 1718291A JP H04241452 A JPH04241452 A JP H04241452A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、絶縁体層の上に形成
された薄膜電界効果型ＭＯＳトランジスタで構成する半
導体集積回路装置に関し、特にそのダイオード素子及び
抵抗素子の構成に関するものである。
された薄膜電界効果型ＭＯＳトランジスタで構成する半
導体集積回路装置に関し、特にそのダイオード素子及び
抵抗素子の構成に関するものである。
【０００２】
【従来の技術】まず、絶縁体層上に形成された薄膜電界
効果型ＭＯＳトランジスタ（以下、ＳＯＩ ＭＯＳＦ
ＥＴと記す）の基本構造を図９において説明する。図９
は同一基板上にＰチャネルＭＯＳＦＥＴ（以下、Ｐ−Ｍ
ＯＳＦＥＴと記す）とＮチャネルＭＯＳＦＥＴ（以下、
Ｎ−ＭＯＳＦＥＴと記す）を形成した時の断面図であり
、同図（ａ） が一般的なシリコンウェハ中に形成され
るＭＯＳＦＥＴ（以下、バルクＭＯＳＦＥＴと記す）、
同図（ｂ） がＳＯＩ ＭＯＳＦＥＴである。図にお
いて、１はシリコンウェハ、２はシリコンウェハ１の上
に形成された絶縁体層、３はＮ−ＭＯＳＦＥＴのチャネ
ル部分を形成するｐ− 不純物領域、４はＰ−ＭＯＳＦ
ＥＴのチャネル部分を形成するｎ− 不純物領域、５１
，５２ はＮ−ＭＯＳＦＥＴのソース・ドレインを形成
するｎ＋ 不純物領域、５３ はｎ− 不純物領域４に
電気的接合をとるために形成するｎ＋ 不純物領域、６
１，６２ はＰ−ＭＯＳＦＥＴのソース・ドレインを形
成するｐ＋ 不純物領域、６３ はｐ− 不純物領域３
に電気的接合をとるために形成するｐ＋ 不純物領域、
７はゲート電極を形成するポリシリコン層、１０はサイ
ドウォール、８はポリシリコン層７とｐ− 不純物領域
３またはｎ− 不純物領域４の間にある酸化膜層、９は
ｐ＋ 不純物領域６１，６２ またはｎ＋ 不純物領域
５１，５２ の電位を他と分離するためのＬＯＣＯＳ層
、２８はＳＯＩ ＭＯＳＦＥＴにおいてシリコンウェ
ハの電位を固定するバックゲート電位である。また、２
１はＶＤＤ、２２はＶＳＳ、２３はＮ−ＭＯＳＦＥＴの
ゲート端子、２４はＰ−ＭＯＳＦＥＴのゲート端子、２
５はＮ−ＭＯＳＦＥＴ及びＰ−ＭＯＳＦＥＴのドレイン
端子であり、ＭＯＳＦＥＴとは金属配線で接続されてい
る。
効果型ＭＯＳトランジスタ（以下、ＳＯＩ ＭＯＳＦ
ＥＴと記す）の基本構造を図９において説明する。図９
は同一基板上にＰチャネルＭＯＳＦＥＴ（以下、Ｐ−Ｍ
ＯＳＦＥＴと記す）とＮチャネルＭＯＳＦＥＴ（以下、
Ｎ−ＭＯＳＦＥＴと記す）を形成した時の断面図であり
、同図（ａ） が一般的なシリコンウェハ中に形成され
るＭＯＳＦＥＴ（以下、バルクＭＯＳＦＥＴと記す）、
同図（ｂ） がＳＯＩ ＭＯＳＦＥＴである。図にお
いて、１はシリコンウェハ、２はシリコンウェハ１の上
に形成された絶縁体層、３はＮ−ＭＯＳＦＥＴのチャネ
ル部分を形成するｐ− 不純物領域、４はＰ−ＭＯＳＦ
ＥＴのチャネル部分を形成するｎ− 不純物領域、５１
，５２ はＮ−ＭＯＳＦＥＴのソース・ドレインを形成
するｎ＋ 不純物領域、５３ はｎ− 不純物領域４に
電気的接合をとるために形成するｎ＋ 不純物領域、６
１，６２ はＰ−ＭＯＳＦＥＴのソース・ドレインを形
成するｐ＋ 不純物領域、６３ はｐ− 不純物領域３
に電気的接合をとるために形成するｐ＋ 不純物領域、
７はゲート電極を形成するポリシリコン層、１０はサイ
ドウォール、８はポリシリコン層７とｐ− 不純物領域
３またはｎ− 不純物領域４の間にある酸化膜層、９は
ｐ＋ 不純物領域６１，６２ またはｎ＋ 不純物領域
５１，５２ の電位を他と分離するためのＬＯＣＯＳ層
、２８はＳＯＩ ＭＯＳＦＥＴにおいてシリコンウェ
ハの電位を固定するバックゲート電位である。また、２
１はＶＤＤ、２２はＶＳＳ、２３はＮ−ＭＯＳＦＥＴの
ゲート端子、２４はＰ−ＭＯＳＦＥＴのゲート端子、２
５はＮ−ＭＯＳＦＥＴ及びＰ−ＭＯＳＦＥＴのドレイン
端子であり、ＭＯＳＦＥＴとは金属配線で接続されてい
る。
【０００３】次に動作について説明する。図９（ａ）
に示すバルクＭＯＳＦＥＴの場合は、ｐ− 不純物領域
３にＶＳＳ２２，ｎ− 不純物領域４にＶＤＤ２１の電
位を与えることにより、Ｐ−ＭＯＳＦＥＴ，Ｎ−ＭＯＳ
ＦＥＴのチャネル部分に安定した空乏層を発生している
。
に示すバルクＭＯＳＦＥＴの場合は、ｐ− 不純物領域
３にＶＳＳ２２，ｎ− 不純物領域４にＶＤＤ２１の電
位を与えることにより、Ｐ−ＭＯＳＦＥＴ，Ｎ−ＭＯＳ
ＦＥＴのチャネル部分に安定した空乏層を発生している
。
【０００４】これに対し、図９（ｂ） に示すＳＯＩ
ＭＯＳＦＥＴの場合は、絶縁体層２の上部にｐ− 不
純物領域３，ｎ− 不純物領域４が完全に空乏化するよ
うに薄く層を形成する。従って、図９（ａ） で説明し
たようなｐ− 不純物領域３，ｎ− 不純物領域４にＶ
ＤＤ２１，ＶＳＳ２２を接続する構成は、図９（ｂ）
のＳＯＩ ＭＯＳＦＥＴでは不要となる。ところが、
ＳＯＩ ＭＯＳＦＥＴのみで半導体集積回路装置を実
現すると、装置外部とインターフェース部分をとるバッ
ファ回路にサージなどの瞬間的に高い電位差が加わった
時の電圧に対する耐圧が低下する。このことを以下に説
明する。
ＭＯＳＦＥＴの場合は、絶縁体層２の上部にｐ− 不
純物領域３，ｎ− 不純物領域４が完全に空乏化するよ
うに薄く層を形成する。従って、図９（ａ） で説明し
たようなｐ− 不純物領域３，ｎ− 不純物領域４にＶ
ＤＤ２１，ＶＳＳ２２を接続する構成は、図９（ｂ）
のＳＯＩ ＭＯＳＦＥＴでは不要となる。ところが、
ＳＯＩ ＭＯＳＦＥＴのみで半導体集積回路装置を実
現すると、装置外部とインターフェース部分をとるバッ
ファ回路にサージなどの瞬間的に高い電位差が加わった
時の電圧に対する耐圧が低下する。このことを以下に説
明する。
【０００５】まず、バルクＭＯＳＦＥＴによるバッファ
回路について説明する。図８はバルクＭＯＳＦＥＴで構
成するバッファ回路の一例を示す回路図で、同図（ａ）
が出力バッファ回路、同図（ｂ） が入力バッファ回
路である。図において、２１はＶＤＤ、２２はＶＳＳ、
３１はＮ−ＭＯＳＦＥＴ、３２はＰ−ＭＯＳＦＥＴ、２
３はＮ−ＭＯＳＦＥＴ３１のゲート入力端子、２４はＰ
−ＭＯＳＦＥＴ３２のゲート入力端子、２５はＮ−ＭＯ
ＳＦＥＴ３１及びＰ−ＭＯＳＦＥＴ３２のドレイン電極
で半導体集積回路装置外部と接続しているものとする。 また２６は外部からの信号を受けるインバータ回路、２
９はインバータ回路２６を瞬間的な高い電位差から保護
する抵抗、２７は入力バッファ回路の出力端子である。
回路について説明する。図８はバルクＭＯＳＦＥＴで構
成するバッファ回路の一例を示す回路図で、同図（ａ）
が出力バッファ回路、同図（ｂ） が入力バッファ回
路である。図において、２１はＶＤＤ、２２はＶＳＳ、
３１はＮ−ＭＯＳＦＥＴ、３２はＰ−ＭＯＳＦＥＴ、２
３はＮ−ＭＯＳＦＥＴ３１のゲート入力端子、２４はＰ
−ＭＯＳＦＥＴ３２のゲート入力端子、２５はＮ−ＭＯ
ＳＦＥＴ３１及びＰ−ＭＯＳＦＥＴ３２のドレイン電極
で半導体集積回路装置外部と接続しているものとする。 また２６は外部からの信号を受けるインバータ回路、２
９はインバータ回路２６を瞬間的な高い電位差から保護
する抵抗、２７は入力バッファ回路の出力端子である。
【０００６】図８において、出力バッファ回路，入力バ
ッファ回路，とも、装置外部と接続するドレイン電極２
５にＶＤＤ２１よりも高い電圧が加わった時は、Ｐ−Ｍ
ＯＳＦＥＴ３２を経由して、ＶＤＤ２１へ電流が流れ、
ドレイン電極２５にＶＳＳ２２よりも低い電圧が加わっ
た時は、Ｎ−ＭＯＳＦＥＴ３１を経由して、ＶＳＳ２２
から電流が流れる。この結果、バルクＭＯＳＦＥＴで構
成されるバッファ回路では、Ｎ−ＭＯＳＦＥＴ３１とＰ
−ＭＯＳＦＥＴ３２の作用で高電圧がＶＤＤ２１，ＶＳ
Ｓ２２を通じて装置外部へ逃げるようになっている。
ッファ回路，とも、装置外部と接続するドレイン電極２
５にＶＤＤ２１よりも高い電圧が加わった時は、Ｐ−Ｍ
ＯＳＦＥＴ３２を経由して、ＶＤＤ２１へ電流が流れ、
ドレイン電極２５にＶＳＳ２２よりも低い電圧が加わっ
た時は、Ｎ−ＭＯＳＦＥＴ３１を経由して、ＶＳＳ２２
から電流が流れる。この結果、バルクＭＯＳＦＥＴで構
成されるバッファ回路では、Ｎ−ＭＯＳＦＥＴ３１とＰ
−ＭＯＳＦＥＴ３２の作用で高電圧がＶＤＤ２１，ＶＳ
Ｓ２２を通じて装置外部へ逃げるようになっている。
【０００７】この作用を次に図９（ａ） にて説明する
。図９（ａ） において、ドレイン端子２５にＶＤＤ２
１よりも高い電圧が加わった場合、ドレイン端子２５と
接続するｐ＋ 不純物領域６１ とＶＤＤ２１の電位が
供給されているｎ− 不純物領域４が順接合となり、ド
レイン端子２５からｎ− 不純物領域４を経由し、ＶＤ
Ｄ２１に電流が流れる。また、ドレイン端子２５にＶＳ
Ｓ２２よりも低い電圧が加わった場合は、ドレイン端子
２５と接続しているｎ＋ 不純物領域５１ と、ＶＳＳ
２２の電位が供給されているｐ− 不純物領域３が順接
合となり、ＶＳＳ２２からｐ− 不純物領域３を経由し
、ドレイン端子２５へ電流が流れるようになっている。
。図９（ａ） において、ドレイン端子２５にＶＤＤ２
１よりも高い電圧が加わった場合、ドレイン端子２５と
接続するｐ＋ 不純物領域６１ とＶＤＤ２１の電位が
供給されているｎ− 不純物領域４が順接合となり、ド
レイン端子２５からｎ− 不純物領域４を経由し、ＶＤ
Ｄ２１に電流が流れる。また、ドレイン端子２５にＶＳ
Ｓ２２よりも低い電圧が加わった場合は、ドレイン端子
２５と接続しているｎ＋ 不純物領域５１ と、ＶＳＳ
２２の電位が供給されているｐ− 不純物領域３が順接
合となり、ＶＳＳ２２からｐ− 不純物領域３を経由し
、ドレイン端子２５へ電流が流れるようになっている。
【０００８】ところが、ＳＯＩ ＭＯＳＦＥＴの場合
には、図９（ｂ） に示すように、ｎ− 不純物領域４
及びｐ− 不純物領域３にはＶＤＤ２１またはＶＳＳ２
２が接続されていないので、ドレイン端子２５にＶＤＤ
２１より高い電圧が加わった場合は、ｎ− 不純物領域
４と、ＶＤＤ２１が接続しているｐ＋ 不純物領域６２
は逆接合になる結果、電荷がＶＤＤ２１へ流れない。 また、ドレイン端子２５にＶＳＳ２２より低い電圧が加
わった場合は、ｐ− 不純物領域３とＶＳＳ２２が接続
しているｎ＋ 不純物領域５２ は逆接合になる結果、
電荷がＶＳＳ２２から流れない。このため、ＳＯＩ
ＭＯＳＦＥＴの場合、瞬間的に大きな電圧がドレイン端
子２５にかかると、ＭＯＳＦＥＴのＰＮ接合を破壊して
しまう。
には、図９（ｂ） に示すように、ｎ− 不純物領域４
及びｐ− 不純物領域３にはＶＤＤ２１またはＶＳＳ２
２が接続されていないので、ドレイン端子２５にＶＤＤ
２１より高い電圧が加わった場合は、ｎ− 不純物領域
４と、ＶＤＤ２１が接続しているｐ＋ 不純物領域６２
は逆接合になる結果、電荷がＶＤＤ２１へ流れない。 また、ドレイン端子２５にＶＳＳ２２より低い電圧が加
わった場合は、ｐ− 不純物領域３とＶＳＳ２２が接続
しているｎ＋ 不純物領域５２ は逆接合になる結果、
電荷がＶＳＳ２２から流れない。このため、ＳＯＩ
ＭＯＳＦＥＴの場合、瞬間的に大きな電圧がドレイン端
子２５にかかると、ＭＯＳＦＥＴのＰＮ接合を破壊して
しまう。
【０００９】以上で説明した問題を解決するためには、
ＳＯＩ ＭＯＳＦＥＴで構成される半導体集積回路装
置内に外部と接続するドレイン端子２５からＶＤＤ２１
及びＶＳＳ２２に接続するダイオード素子が新たに必要
となる。
ＳＯＩ ＭＯＳＦＥＴで構成される半導体集積回路装
置内に外部と接続するドレイン端子２５からＶＤＤ２１
及びＶＳＳ２２に接続するダイオード素子が新たに必要
となる。
【００１０】このような構成にしたバッファ回路の一例
を図５において説明する。図５はＳＯＩ ＭＯＳＦＥ
Ｔで構成されるバッファ回路の一例を示す回路図であり
、同図（ａ） が出力バッファ回路、同図（ｂ） が入
力バッファ回路である。図において、２１はＶＤＤ、２
２はＶＳＳ、３１はＮ−ＭＯＳＦＥＴ、３２はＰ−ＭＯ
ＳＦＥＴ、２３はＮ−ＭＯＳＦＥＴ３１のゲート入力端
子、２４はＰ−ＭＯＳＦＥＴ３２のゲート入力端子、２
５はＮ−ＭＯＳＦＥＴ３１及びＰ−ＭＯＳＦＥＴ３２の
ドレイン電極で半導体集積回路装置外部と接続している
ものとする。また、２６は外部からの信号を受けるイン
バータ回路、２７は入力バッファ回路の出力端子である
。また、２９は抵抗素子、３３，３４はダイオード素子
である。
を図５において説明する。図５はＳＯＩ ＭＯＳＦＥ
Ｔで構成されるバッファ回路の一例を示す回路図であり
、同図（ａ） が出力バッファ回路、同図（ｂ） が入
力バッファ回路である。図において、２１はＶＤＤ、２
２はＶＳＳ、３１はＮ−ＭＯＳＦＥＴ、３２はＰ−ＭＯ
ＳＦＥＴ、２３はＮ−ＭＯＳＦＥＴ３１のゲート入力端
子、２４はＰ−ＭＯＳＦＥＴ３２のゲート入力端子、２
５はＮ−ＭＯＳＦＥＴ３１及びＰ−ＭＯＳＦＥＴ３２の
ドレイン電極で半導体集積回路装置外部と接続している
ものとする。また、２６は外部からの信号を受けるイン
バータ回路、２７は入力バッファ回路の出力端子である
。また、２９は抵抗素子、３３，３４はダイオード素子
である。
【００１１】図５に示す例においては、外部と接続する
端子２５にＶＤＤ２１より高い電圧が加わった場合は、
ダイオード３４を通してＶＤＤ２１に電流が流れ、ＶＳ
Ｓ２２より低い電圧が加わった場合は、ダイオード３３
を通してＶＳＳ２２から電流が流れるので、この例では
ＭＯＳＦＥＴ３１，３２及び２６を破壊せずにすむ。
端子２５にＶＤＤ２１より高い電圧が加わった場合は、
ダイオード３４を通してＶＤＤ２１に電流が流れ、ＶＳ
Ｓ２２より低い電圧が加わった場合は、ダイオード３３
を通してＶＳＳ２２から電流が流れるので、この例では
ＭＯＳＦＥＴ３１，３２及び２６を破壊せずにすむ。
【００１２】図５に述べたダイオードの従来の構成例を
次に説明する。図６はＳＯＩ ＭＯＳＦＥＴを形成す
る製造フローで得られるダイオード素子の一例であり、
同図（ａ） は平面図、同図（ｂ） は同図（ａ） の
Ａ−Ｂ部分の断面図である。図において、５４ はｎ＋
不純物領域、６４ はｐ＋ 不純物領域、１はシリコ
ンウェハ、２は絶縁体層、９はＬＯＣＯＳ層、２８はバ
ックゲート電位、４２はコンタクトホール、４３，４４
はダイオードの端子である。また、２０５は製造時にｎ
＋不純物をドープする箇所、２０６はｐ＋ 不純物をド
ープする箇所、２０３はｐ− 不純物をドープする箇所
、１０５，１０６はそれぞれｎ＋ 不純物領域５４ ，
ｐ＋ 不純物領域６４ の表面を示す。
次に説明する。図６はＳＯＩ ＭＯＳＦＥＴを形成す
る製造フローで得られるダイオード素子の一例であり、
同図（ａ） は平面図、同図（ｂ） は同図（ａ） の
Ａ−Ｂ部分の断面図である。図において、５４ はｎ＋
不純物領域、６４ はｐ＋ 不純物領域、１はシリコ
ンウェハ、２は絶縁体層、９はＬＯＣＯＳ層、２８はバ
ックゲート電位、４２はコンタクトホール、４３，４４
はダイオードの端子である。また、２０５は製造時にｎ
＋不純物をドープする箇所、２０６はｐ＋ 不純物をド
ープする箇所、２０３はｐ− 不純物をドープする箇所
、１０５，１０６はそれぞれｎ＋ 不純物領域５４ ，
ｐ＋ 不純物領域６４ の表面を示す。
【００１３】図６に示すように、従来技術でダイオード
を形成する場合には、絶縁体層２の上部に同一層でｐ＋
不純物領域６４ とｎ＋ 不純物領域５４ が隣接し
、ＰＮ接合が形成されるようにｎ＋ ドープ箇所２０５
とｐ＋ ドープ箇所２０６を設定してやればよい。
を形成する場合には、絶縁体層２の上部に同一層でｐ＋
不純物領域６４ とｎ＋ 不純物領域５４ が隣接し
、ＰＮ接合が形成されるようにｎ＋ ドープ箇所２０５
とｐ＋ ドープ箇所２０６を設定してやればよい。
【００１４】ところが、近年ＳＯＩ ＭＯＳＦＥＴで
も高速化の一手段としてソース・ドレイン・ゲートの表
面をシリサイド化などにより低抵抗化する場合が多くな
っているが、ダイオードの場合は表面１０５及び１０６
が低抵抗化されると、ＰＮ接合に電流が流れなくなるの
で、ダイオードとして動作しなくなる。従って、従来技
術ではダイオード部分だけ低抵抗化しないようにする必
要がある。
も高速化の一手段としてソース・ドレイン・ゲートの表
面をシリサイド化などにより低抵抗化する場合が多くな
っているが、ダイオードの場合は表面１０５及び１０６
が低抵抗化されると、ＰＮ接合に電流が流れなくなるの
で、ダイオードとして動作しなくなる。従って、従来技
術ではダイオード部分だけ低抵抗化しないようにする必
要がある。
【００１５】次に、図５（ｂ） で示した抵抗素子につ
いて説明する。従来、抵抗を実現する方法としてはＭＯ
ＳＦＥＴのオン抵抗，ポリシリコン抵抗，ｎ不純物また
はｐ不純物の抵抗を利用する方法が考えられる。ところ
が、図５（ｂ） に示す高電圧を伝導しにくくする目的
の抵抗２９の場合、ＭＯＳＦＥＴのオン抵抗はＰＮ接合
を破壊する危険性があるので使えない。また、ポリシリ
コン抵抗，ｎ不純物またはｐ不純物の抵抗を利用する場
合では、シリサイド化などポリシリコン及びシリコン表
面を低抵抗化すると、抵抗値が著しく低下してしまう。 このことをｐ＋ 不純物抵抗を利用する場合を例にとり
説明する。
いて説明する。従来、抵抗を実現する方法としてはＭＯ
ＳＦＥＴのオン抵抗，ポリシリコン抵抗，ｎ不純物また
はｐ不純物の抵抗を利用する方法が考えられる。ところ
が、図５（ｂ） に示す高電圧を伝導しにくくする目的
の抵抗２９の場合、ＭＯＳＦＥＴのオン抵抗はＰＮ接合
を破壊する危険性があるので使えない。また、ポリシリ
コン抵抗，ｎ不純物またはｐ不純物の抵抗を利用する場
合では、シリサイド化などポリシリコン及びシリコン表
面を低抵抗化すると、抵抗値が著しく低下してしまう。 このことをｐ＋ 不純物抵抗を利用する場合を例にとり
説明する。
【００１６】図７は、ＳＯＩ ＭＯＳＦＥＴを形成す
る製造フローで得られる抵抗素子の一例であり、同図（
ａ） は平面図、同図（ｂ） は同図（ａ） のＡ−Ｂ
部分の断面図である。図において、６４ はｐ＋ 不純
物領域、１はシリコンウェハ、２は絶縁体層、２８はバ
ックゲート電位、９はＬＯＣＯＳ層、４２はコンタクト
ホール、４５，４６は抵抗素子の端子である。また、２
０６はｐ＋ 不純物をドープする箇所、２０３はｐ−
不純物をドープする箇所、１０６はｐ＋ 不純物領域６
４ の表面を示す。
る製造フローで得られる抵抗素子の一例であり、同図（
ａ） は平面図、同図（ｂ） は同図（ａ） のＡ−Ｂ
部分の断面図である。図において、６４ はｐ＋ 不純
物領域、１はシリコンウェハ、２は絶縁体層、２８はバ
ックゲート電位、９はＬＯＣＯＳ層、４２はコンタクト
ホール、４５，４６は抵抗素子の端子である。また、２
０６はｐ＋ 不純物をドープする箇所、２０３はｐ−
不純物をドープする箇所、１０６はｐ＋ 不純物領域６
４ の表面を示す。
【００１７】図７に示すように、従来技術で抵抗素子を
形成する場合には、絶縁体層２の上部にｐ＋ 不純物層
６４ を形成するようにｐ＋ 不純物ドープ箇所２０６
を設定してやればよい。
形成する場合には、絶縁体層２の上部にｐ＋ 不純物層
６４ を形成するようにｐ＋ 不純物ドープ箇所２０６
を設定してやればよい。
【００１８】ところが、シリサイド化などのシリコン及
びポリシリコン表面を低抵抗化する場合は、抵抗素子で
あってもｐ＋ 不純物領域６４ の表面１０６がＳＯＩ
ＭＯＳＦＥＴと同時に低抵抗化されるので、十分な
抵抗値が得られなくなり、十分な抵抗値を得ようとすれ
ば、抵抗素子の面積が非常に大きくなってしまう。従っ
て、従来技術では抵抗素子の部分も低抵抗化しないよう
にする必要がある。
びポリシリコン表面を低抵抗化する場合は、抵抗素子で
あってもｐ＋ 不純物領域６４ の表面１０６がＳＯＩ
ＭＯＳＦＥＴと同時に低抵抗化されるので、十分な
抵抗値が得られなくなり、十分な抵抗値を得ようとすれ
ば、抵抗素子の面積が非常に大きくなってしまう。従っ
て、従来技術では抵抗素子の部分も低抵抗化しないよう
にする必要がある。
【００１９】
【発明が解決しようとする課題】従来のＳＯＩ ＭＯ
ＳＦＥＴを用いた半導体集積回路装置は以上のように構
成されているので、シリサイド化などシリコンまたはポ
リシリコン表面を低抵抗化する技術を適用した場合には
ダイオードや抵抗が形成できず、そのためダイオードや
抵抗の部分だけ低抵抗化しないように製造方法を変更す
ることが必要で、これは工程数の増加及びマスク枚数の
増加を招くなどの問題点があり、また半導体集積回路装
置全体を低抵抗化しない場合は、ダイオードや抵抗は形
成できるが、ＳＯＩ ＭＯＳＦＥＴの動作が遅くなる
という問題点があった。
ＳＦＥＴを用いた半導体集積回路装置は以上のように構
成されているので、シリサイド化などシリコンまたはポ
リシリコン表面を低抵抗化する技術を適用した場合には
ダイオードや抵抗が形成できず、そのためダイオードや
抵抗の部分だけ低抵抗化しないように製造方法を変更す
ることが必要で、これは工程数の増加及びマスク枚数の
増加を招くなどの問題点があり、また半導体集積回路装
置全体を低抵抗化しない場合は、ダイオードや抵抗は形
成できるが、ＳＯＩ ＭＯＳＦＥＴの動作が遅くなる
という問題点があった。
【００２０】この発明は上記のような問題点を解消する
ためになされたもので、シリサイド化等シリコン，ポリ
シリコン表面を低抵抗化した場合でも、ＳＯＩ ＭＯ
ＳＦＥＴを製造するフローと同一のフローでダイオード
素子も構成できる半導体集積回路装置を得ることを目的
とする。
ためになされたもので、シリサイド化等シリコン，ポリ
シリコン表面を低抵抗化した場合でも、ＳＯＩ ＭＯ
ＳＦＥＴを製造するフローと同一のフローでダイオード
素子も構成できる半導体集積回路装置を得ることを目的
とする。
【００２１】さらにこの発明は、シリサイド化等、シリ
コン，ポリシリコン表面を低抵抗化した場合でも、ＳＯ
Ｉ ＭＯＳＦＥＴを製造するフローと同一のフローで
抵抗素子も構成できる半導体集積回路装置を得ることを
目的とする。
コン，ポリシリコン表面を低抵抗化した場合でも、ＳＯ
Ｉ ＭＯＳＦＥＴを製造するフローと同一のフローで
抵抗素子も構成できる半導体集積回路装置を得ることを
目的とする。
【００２２】
【課題を解決するための手段】本発明に係る半導体集積
回路装置は、絶縁体層と絶縁体層上に形成されたＭＯＳ
電界効果トランジスタとダイオード素子を有し、かつ該
ダイオード素子が絶縁体層上部に形成されたｐ型半導体
とｎ型半導体の接合と、該接合の上部にＭＯＳ電界効果
トランジスタのゲート形成時に形成されたシリコン酸化
膜層及びポリシリコン層とを備えたものである。
回路装置は、絶縁体層と絶縁体層上に形成されたＭＯＳ
電界効果トランジスタとダイオード素子を有し、かつ該
ダイオード素子が絶縁体層上部に形成されたｐ型半導体
とｎ型半導体の接合と、該接合の上部にＭＯＳ電界効果
トランジスタのゲート形成時に形成されたシリコン酸化
膜層及びポリシリコン層とを備えたものである。
【００２３】さらにこの発明に係る半導体集積回路装置
は、絶縁体層と、絶縁体層上に形成されたＭＯＳ電界効
果トランジスタと抵抗素子を有し、かつ該抵抗素子が絶
縁体層上に形成された半導体層と、該半導体層上の一部
にＭＯＳ電界効果トランジスタのゲート形成時に形成さ
れたポリシリコン層及び酸化膜層を備えたものである。
は、絶縁体層と、絶縁体層上に形成されたＭＯＳ電界効
果トランジスタと抵抗素子を有し、かつ該抵抗素子が絶
縁体層上に形成された半導体層と、該半導体層上の一部
にＭＯＳ電界効果トランジスタのゲート形成時に形成さ
れたポリシリコン層及び酸化膜層を備えたものである。
【００２４】
【作用】この発明においては、ＭＯＳ電界効果トランジ
スタのゲート形成時に形成されたシリコン酸化膜層及び
ポリシリコン層をｐｎ接合の上部に備えた構成としたの
で、製造工程を増加することなくｐｎ接合部表面を低抵
抗化せずに不純物領域の表面を低抵抗化でき、低抵抗化
された半導体集積回路装置においてダイオードの整流動
作を実現できる。
スタのゲート形成時に形成されたシリコン酸化膜層及び
ポリシリコン層をｐｎ接合の上部に備えた構成としたの
で、製造工程を増加することなくｐｎ接合部表面を低抵
抗化せずに不純物領域の表面を低抵抗化でき、低抵抗化
された半導体集積回路装置においてダイオードの整流動
作を実現できる。
【００２５】また、この発明においては、抵抗素子の不
純物領域表面の一部にＭＯＳＦＥＴのゲート形成時に形
成されたシリコン酸化膜層及びポリシリコン層を備えた
構成としたので、低抵抗化された半導体集積回路装置に
高抵抗の抵抗素子を得ることができる。
純物領域表面の一部にＭＯＳＦＥＴのゲート形成時に形
成されたシリコン酸化膜層及びポリシリコン層を備えた
構成としたので、低抵抗化された半導体集積回路装置に
高抵抗の抵抗素子を得ることができる。
【００２６】
【実施例】図１は本発明の一実施例によるダイオードの
構成を示す図であり、同図（ａ） は平面図、同図（ｂ
） は同図（ａ） のＡ−Ｂ部分の断面図である。図に
おいて、１はシリコンウェハ、２８はバックゲート電位
、２は絶縁体層、３はｐ− 不純物領域、５４ はｎ＋
不純物領域、６４ はｐ＋ 不純物領域、９はＬＯＣ
ＯＳ層、７はポリシリコン層、８は酸化膜層、１０はサ
イドウォール、１０５，１０６はシリサイド化などによ
って低抵抗化された表面部分である。また、４３，４４
はダイオードの端子であり、４２はコンタクトホールで
ある。さらに、２０５は製造の際ｐ＋ 不純物をドープ
する箇所、２０３は製造の際ｐ− 不純物をドープする
箇所を示している。
構成を示す図であり、同図（ａ） は平面図、同図（ｂ
） は同図（ａ） のＡ−Ｂ部分の断面図である。図に
おいて、１はシリコンウェハ、２８はバックゲート電位
、２は絶縁体層、３はｐ− 不純物領域、５４ はｎ＋
不純物領域、６４ はｐ＋ 不純物領域、９はＬＯＣ
ＯＳ層、７はポリシリコン層、８は酸化膜層、１０はサ
イドウォール、１０５，１０６はシリサイド化などによ
って低抵抗化された表面部分である。また、４３，４４
はダイオードの端子であり、４２はコンタクトホールで
ある。さらに、２０５は製造の際ｐ＋ 不純物をドープ
する箇所、２０３は製造の際ｐ− 不純物をドープする
箇所を示している。
【００２７】本実施例におけるダイオードの場合、ｐ−
不純物領域３の上部に酸化膜層８，ポリシリコン層７
を形成するとともに、ｐ− 不純物領域３の両側にｎ＋
不純物領域５４ とｐ＋ 不純物領域６４ とを形成
する。この構造にすると、シリサイド化などにより、ｎ
＋ 不純物領域５４ の表面１０５及びｐ＋ 不純物領
域６４ の表面１０６が低抵抗化されても、酸化膜層８
のためにｐ− 不純物領域３とｎ＋ 不純物領域５４
の接合部分は低抵抗化されず、ダイオードとして機能す
る。
不純物領域３の上部に酸化膜層８，ポリシリコン層７
を形成するとともに、ｐ− 不純物領域３の両側にｎ＋
不純物領域５４ とｐ＋ 不純物領域６４ とを形成
する。この構造にすると、シリサイド化などにより、ｎ
＋ 不純物領域５４ の表面１０５及びｐ＋ 不純物領
域６４ の表面１０６が低抵抗化されても、酸化膜層８
のためにｐ− 不純物領域３とｎ＋ 不純物領域５４
の接合部分は低抵抗化されず、ダイオードとして機能す
る。
【００２８】図１で説明した構造は次のようにして実現
することができる。まず、絶縁体層２の上層に四方をＬ
ＯＣＯＳ層９で囲まれた何もドープしていない薄膜シリ
コン層を形成し、そのシリコン層を覆うように２０３に
示す箇所に対にｐ− 不純物をドープすると、２０３で
囲む部分のうちＬＯＣＯＳ層９以外の部分がｐ− 不純
物層となる。次に、前記ｐ− 不純物層を横断するよう
に酸化膜層８及びポリシリコン層７，サイドウォール１
０を形成し、ポリシリコン層７を境にして、２０５に示
す箇所にｎ＋ 不純物を、２０６に示す箇所にｐ＋ 不
純物をそれぞれドープすると、ポリシリコン層７の直下
のｐ− 不純物領域３はドープされずにｎ＋ 不純物領
域５４ 及びｐ＋ 不純物領域６４ が形成される。こ
の後、チタンシリサイド化すると、ｎ＋ 不純物領域５
４ の表面１０５、ｐ＋ 不純物領域６４ の表面１０
６及びポリシリコン層７が低抵抗化されるが、サイドウ
ォール１０のためにｎ＋ 不純物領域５４ の表面１０
５とＰ＋ 不純物領域６４ の表面１０６が短絡するこ
とはない。
することができる。まず、絶縁体層２の上層に四方をＬ
ＯＣＯＳ層９で囲まれた何もドープしていない薄膜シリ
コン層を形成し、そのシリコン層を覆うように２０３に
示す箇所に対にｐ− 不純物をドープすると、２０３で
囲む部分のうちＬＯＣＯＳ層９以外の部分がｐ− 不純
物層となる。次に、前記ｐ− 不純物層を横断するよう
に酸化膜層８及びポリシリコン層７，サイドウォール１
０を形成し、ポリシリコン層７を境にして、２０５に示
す箇所にｎ＋ 不純物を、２０６に示す箇所にｐ＋ 不
純物をそれぞれドープすると、ポリシリコン層７の直下
のｐ− 不純物領域３はドープされずにｎ＋ 不純物領
域５４ 及びｐ＋ 不純物領域６４ が形成される。こ
の後、チタンシリサイド化すると、ｎ＋ 不純物領域５
４ の表面１０５、ｐ＋ 不純物領域６４ の表面１０
６及びポリシリコン層７が低抵抗化されるが、サイドウ
ォール１０のためにｎ＋ 不純物領域５４ の表面１０
５とＰ＋ 不純物領域６４ の表面１０６が短絡するこ
とはない。
【００２９】ここで、前記酸化膜層８及びポリシリコン
層７はＭＯＳＦＥＴのゲート形成の際に形成されるので
、これらを形成するために製造工程を増やす必要はない
。
層７はＭＯＳＦＥＴのゲート形成の際に形成されるので
、これらを形成するために製造工程を増やす必要はない
。
【００３０】図２は、本発明の第２の実施例によるダイ
オードの構成図であり、同図（ａ） は平面図、同図（
ｂ） は同図（ａ） のＡ−Ｂ部分の断面図である。図
において、１はシリコンウェハ、２８はバックゲート電
位、２は絶縁体層、４はｎ− 不純物領域、５４ はｎ
＋ 不純物領域、６４ はｐ＋ 不純物領域、９はＬＯ
ＣＯＳ層、７はポリシリコン層、８は酸化膜層、１０は
サイドウォール、１０５，１０６はシリサイド化などに
よって低抵抗化された部分である。また、４３，４４は
ダイオードの端子、４２はコンタクトホールである。さ
らに、２０４は製造時にｎ− 不純物をドープする箇所
、２０５はｎ＋ 不純物をドープする箇所、２０６はｐ
＋ 不純物をドープする箇所を示している。図２に示す
実施例では、ｎ− 不純物領域４の上部に酸化膜層８，
ポリシリコン層７を形成するとともに、ｎ− 不純物領
域４の両側にｎ＋ 不純物領域５４ とｐ＋ 不純物領
域６４ を形成する。
オードの構成図であり、同図（ａ） は平面図、同図（
ｂ） は同図（ａ） のＡ−Ｂ部分の断面図である。図
において、１はシリコンウェハ、２８はバックゲート電
位、２は絶縁体層、４はｎ− 不純物領域、５４ はｎ
＋ 不純物領域、６４ はｐ＋ 不純物領域、９はＬＯ
ＣＯＳ層、７はポリシリコン層、８は酸化膜層、１０は
サイドウォール、１０５，１０６はシリサイド化などに
よって低抵抗化された部分である。また、４３，４４は
ダイオードの端子、４２はコンタクトホールである。さ
らに、２０４は製造時にｎ− 不純物をドープする箇所
、２０５はｎ＋ 不純物をドープする箇所、２０６はｐ
＋ 不純物をドープする箇所を示している。図２に示す
実施例では、ｎ− 不純物領域４の上部に酸化膜層８，
ポリシリコン層７を形成するとともに、ｎ− 不純物領
域４の両側にｎ＋ 不純物領域５４ とｐ＋ 不純物領
域６４ を形成する。
【００３１】図２に示す構造の実現は、図１において説
明した方法と同様であり、ｐ− 不純物をドープするか
わりに、２０４で示す部分にｎ− 不純物をドープすれ
ばよい。この場合も、ポリシリコン層７を境にして、２
０５に示す箇所にｎ＋ 不純物を、２０６に示す箇所に
ｐ＋ 不純物をそれぞれドープすることにより、ｐ＋
不純物領域６４ とｎ− 不純物領域４の接合を有する
ダイオードが形成される。
明した方法と同様であり、ｐ− 不純物をドープするか
わりに、２０４で示す部分にｎ− 不純物をドープすれ
ばよい。この場合も、ポリシリコン層７を境にして、２
０５に示す箇所にｎ＋ 不純物を、２０６に示す箇所に
ｐ＋ 不純物をそれぞれドープすることにより、ｐ＋
不純物領域６４ とｎ− 不純物領域４の接合を有する
ダイオードが形成される。
【００３２】このように第１，第２の実施例においては
、絶縁層上にｐ型半導体とｎ型半導体の接合を有し、そ
の接合の上部に酸化膜層とポリシリコン層を持ち、これ
をマスクとして表面にシリサイド層が形成されてダイオ
ード素子が構成されているので、接合部は低抵抗化され
ずダイオードとしての機能に障害がない。しかも、接合
上の酸化膜層とポリシリコン層とはＭＯＳＦＥＴのゲー
ト形成時に形成できるので、製造工程を新たに設けなく
てもよい。
、絶縁層上にｐ型半導体とｎ型半導体の接合を有し、そ
の接合の上部に酸化膜層とポリシリコン層を持ち、これ
をマスクとして表面にシリサイド層が形成されてダイオ
ード素子が構成されているので、接合部は低抵抗化され
ずダイオードとしての機能に障害がない。しかも、接合
上の酸化膜層とポリシリコン層とはＭＯＳＦＥＴのゲー
ト形成時に形成できるので、製造工程を新たに設けなく
てもよい。
【００３３】なお、上記実施例ではｐ− 不純物領域３
またはｎ− 不純物領域４は低抵抗化されない場合を示
したが、ｐ− 不純物領域３とｎ＋ 不純物領域５４
の接合部分、またはｎ− 不純物領域４とｐ＋ 不純物
領域６４ の接合部分が酸化膜層８及びポリシリコン層
７の直下にあって、低抵抗化されていなければ、ｐ−
不純物領域３またはｎ− 不純物領域４の一部が低抵抗
化されてもよい。即ち、図１の例では、ｐ＋ 不純物領
域６４ 及び２０６の幅を狭くし、ｐ− 不純物領域３
の一部がｐ＋ 不純物領域６４ とともに低抵抗化され
る構造であっても、また図２の例ではｎ＋ 不純物領域
５４ 及び２０５の幅を狭くし、ｎ− 不純物領域４の
一部がｎ＋ 不純物領域５４ とともに低抵抗化される
構造であってもよい。
またはｎ− 不純物領域４は低抵抗化されない場合を示
したが、ｐ− 不純物領域３とｎ＋ 不純物領域５４
の接合部分、またはｎ− 不純物領域４とｐ＋ 不純物
領域６４ の接合部分が酸化膜層８及びポリシリコン層
７の直下にあって、低抵抗化されていなければ、ｐ−
不純物領域３またはｎ− 不純物領域４の一部が低抵抗
化されてもよい。即ち、図１の例では、ｐ＋ 不純物領
域６４ 及び２０６の幅を狭くし、ｐ− 不純物領域３
の一部がｐ＋ 不純物領域６４ とともに低抵抗化され
る構造であっても、また図２の例ではｎ＋ 不純物領域
５４ 及び２０５の幅を狭くし、ｎ− 不純物領域４の
一部がｎ＋ 不純物領域５４ とともに低抵抗化される
構造であってもよい。
【００３４】また、上記実施例ではポリシリコン層７の
電位は固定されていないが、金属配線を接続して電位を
固定または可変するような構成でもよく、この構成にす
るとダイオード素子の閾値電圧を調節することができる
。
電位は固定されていないが、金属配線を接続して電位を
固定または可変するような構成でもよく、この構成にす
るとダイオード素子の閾値電圧を調節することができる
。
【００３５】次に、本発明の第３の実施例を図について
説明する。図３は本発明の第３の実施例による抵抗素子
の構成例であり、同図（ａ） は平面図、同図（ｂ）
は同図（ａ） のＡ−Ｂ部分の断面図である。図におい
て、１はシリコンウェハ、２８はバックゲート電位、２
は絶縁体層、３はｐ− 不純物領域、６４，６５ はｐ
＋ 不純物領域、９はＬＯＣＯＳ層、７はポリシリコン
層、８は酸化膜層、１０はサイドウォール、１０６はシ
リサイド化などにより低抵抗化された表面部分である。 また４５，４６は抵抗素子の端子、４２はコンタクトホ
ールである。さらに２０３は製造時にｐ− 不純物をド
ープする箇所、２０６はｐ＋ 不純物をドープする箇所
を示している。
説明する。図３は本発明の第３の実施例による抵抗素子
の構成例であり、同図（ａ） は平面図、同図（ｂ）
は同図（ａ） のＡ−Ｂ部分の断面図である。図におい
て、１はシリコンウェハ、２８はバックゲート電位、２
は絶縁体層、３はｐ− 不純物領域、６４，６５ はｐ
＋ 不純物領域、９はＬＯＣＯＳ層、７はポリシリコン
層、８は酸化膜層、１０はサイドウォール、１０６はシ
リサイド化などにより低抵抗化された表面部分である。 また４５，４６は抵抗素子の端子、４２はコンタクトホ
ールである。さらに２０３は製造時にｐ− 不純物をド
ープする箇所、２０６はｐ＋ 不純物をドープする箇所
を示している。
【００３６】図３に示す実施例では、ｐ− 不純物領域
３の上部に酸化膜層８，ポリシリコン層７を形成すると
ともに、両側にｐ＋ 不純物領域６４，６５ を形成す
るので、ｐ＋ 不純物領域６４，６５ の表面１０６及
びポリシリコン層７が低抵抗化されてもｐ− 不純物領
域３は低抵抗化されず、数百Ω程度の抵抗素子が実現で
きる。
３の上部に酸化膜層８，ポリシリコン層７を形成すると
ともに、両側にｐ＋ 不純物領域６４，６５ を形成す
るので、ｐ＋ 不純物領域６４，６５ の表面１０６及
びポリシリコン層７が低抵抗化されてもｐ− 不純物領
域３は低抵抗化されず、数百Ω程度の抵抗素子が実現で
きる。
【００３７】図３に示す構造の形成方法は図１において
説明した方法と同様である。即ち、絶縁体層２の上側に
ＬＯＣＯＳ層９で囲まれた薄膜シリコン層を形成し、２
０３で示す箇所にｐ− 不純物をドープした後、酸化膜
層８及びポリシリコン層７，サイドウォール１０を形成
し、次に２０６で示す箇所にｐ＋ 不純物をドープすれ
ばよい。
説明した方法と同様である。即ち、絶縁体層２の上側に
ＬＯＣＯＳ層９で囲まれた薄膜シリコン層を形成し、２
０３で示す箇所にｐ− 不純物をドープした後、酸化膜
層８及びポリシリコン層７，サイドウォール１０を形成
し、次に２０６で示す箇所にｐ＋ 不純物をドープすれ
ばよい。
【００３８】図４は本発明の第４の実施例による抵抗素
子の構成例であり、同図（ａ） は平面図、同図（ｂ）
は同図（ａ） のＡ−Ｂ部分の断面図である。図にお
いて、４はｎ− 不純物領域、５４，５５ はｎ＋ 不
純物領域、２０４は製造時にｎ− 不純物をドープする
箇所、２０５ば製造時にｎ＋ 不純物をドープする箇所
、１０５は低抵抗化された表面部分を示し、図３と同一
符号は同一部分を示す。
子の構成例であり、同図（ａ） は平面図、同図（ｂ）
は同図（ａ） のＡ−Ｂ部分の断面図である。図にお
いて、４はｎ− 不純物領域、５４，５５ はｎ＋ 不
純物領域、２０４は製造時にｎ− 不純物をドープする
箇所、２０５ば製造時にｎ＋ 不純物をドープする箇所
、１０５は低抵抗化された表面部分を示し、図３と同一
符号は同一部分を示す。
【００３９】図４に示す実施例では、ｎ− 不純物領域
４の上部に酸化膜層８，ポリシリコン層７を形成すると
ともに、両側にｎ＋ 不純物領域５４，５５ を形成す
るので、ｎ＋ 不純物領域５４，５５ の表面１０５及
びポリシリコン層７が低抵抗化されてもｎ− 不純物領
域４は低抵抗化されず、数百Ω程度の抵抗素子が実現で
きる。なお、この形成方法は図３において説明した方法
と同様であり、ｐ− 不純物のかわりに２０５に示す箇
所にｎ− 不純物を、ｎ＋ 不純物のかわりに２０４に
示す箇所にｎ＋ 不純物をそれぞれドープすればよい。
４の上部に酸化膜層８，ポリシリコン層７を形成すると
ともに、両側にｎ＋ 不純物領域５４，５５ を形成す
るので、ｎ＋ 不純物領域５４，５５ の表面１０５及
びポリシリコン層７が低抵抗化されてもｎ− 不純物領
域４は低抵抗化されず、数百Ω程度の抵抗素子が実現で
きる。なお、この形成方法は図３において説明した方法
と同様であり、ｐ− 不純物のかわりに２０５に示す箇
所にｎ− 不純物を、ｎ＋ 不純物のかわりに２０４に
示す箇所にｎ＋ 不純物をそれぞれドープすればよい。
【００４０】このように第３，第４の実施例においては
、絶縁層上にｐ型またはｎ型の半導体層を有し、その上
部の一部にポリシリコン層と酸化膜層とを持ち、これを
マスクとして表面にシリサイド層を形成して抵抗素子が
構成されているので、高抵抗を維持できる。しかも、半
導体層上のポリシリコン層及び酸化膜層はＭＯＳＦＥＴ
のゲート形成の際に形成されるので、新たに製造工程を
設ける必要がない。
、絶縁層上にｐ型またはｎ型の半導体層を有し、その上
部の一部にポリシリコン層と酸化膜層とを持ち、これを
マスクとして表面にシリサイド層を形成して抵抗素子が
構成されているので、高抵抗を維持できる。しかも、半
導体層上のポリシリコン層及び酸化膜層はＭＯＳＦＥＴ
のゲート形成の際に形成されるので、新たに製造工程を
設ける必要がない。
【００４１】なお、上記実施例ではポリシリコン層７の
電位は固定されていないが、金属配線を接続して電位を
固定または可変するような構成でもよく、動作につれて
酸化膜８中に蓄積される電荷の影響をなくすことができ
る。
電位は固定されていないが、金属配線を接続して電位を
固定または可変するような構成でもよく、動作につれて
酸化膜８中に蓄積される電荷の影響をなくすことができ
る。
【００４２】次に本発明を適用したバッファ回路を図５
を用いて説明する。図５において、ダイオード３３，３
４を図１または図２で説明した構成とし、抵抗２９を図
３または図４で説明した構成とし、ＭＯＳＦＥＴのゲー
ト形成の際にダイオード素子及び抵抗素子の酸化膜８及
びポリシリコン層７も形成すれば、ＳＯＩＭＯＳＦＥＴ
で、かつシリコン・ポリシリコンを低抵抗化した場合で
も従来のＳＯＩ ＭＯＳＦＥＴ形成に必要なマスク，
製造工程を変更することなく、信号ピンに加わる高電位
差に対する耐圧を向上することができる。
を用いて説明する。図５において、ダイオード３３，３
４を図１または図２で説明した構成とし、抵抗２９を図
３または図４で説明した構成とし、ＭＯＳＦＥＴのゲー
ト形成の際にダイオード素子及び抵抗素子の酸化膜８及
びポリシリコン層７も形成すれば、ＳＯＩＭＯＳＦＥＴ
で、かつシリコン・ポリシリコンを低抵抗化した場合で
も従来のＳＯＩ ＭＯＳＦＥＴ形成に必要なマスク，
製造工程を変更することなく、信号ピンに加わる高電位
差に対する耐圧を向上することができる。
【００４３】
【発明の効果】以上のように本発明によれば、ダイオー
ド素子は絶縁体層上に同一層で隣接するｐ型不純物とｎ
型不純物のｐｎ接合を備え、かつ該接合の上層にＭＯＳ
ＦＥＴのゲート形成時に形成した酸化膜層とポリシリコ
ン層とを備えた構成としたから、この酸化膜層とポリシ
リコン層とをマスクとして不純物領域の表面を低抵抗化
すればｐｎ接合部の表面は低抵抗化されず、従ってソー
ス・ドレインが低抵抗化されるＳＯＩ ＭＯＳＦＥＴ
で構成された半導体集積回路装置内部にマスク・製造工
程を追加せずにダイオードを実現できる効果がある。
ド素子は絶縁体層上に同一層で隣接するｐ型不純物とｎ
型不純物のｐｎ接合を備え、かつ該接合の上層にＭＯＳ
ＦＥＴのゲート形成時に形成した酸化膜層とポリシリコ
ン層とを備えた構成としたから、この酸化膜層とポリシ
リコン層とをマスクとして不純物領域の表面を低抵抗化
すればｐｎ接合部の表面は低抵抗化されず、従ってソー
ス・ドレインが低抵抗化されるＳＯＩ ＭＯＳＦＥＴ
で構成された半導体集積回路装置内部にマスク・製造工
程を追加せずにダイオードを実現できる効果がある。
【００４４】さらに本発明によれば、絶縁体層上に形成
したｐ型またはｎ型不純物層と、その上層の一部にＭＯ
ＳＦＥＴのゲート形成時に形成した酸化膜層とポリシリ
コン層とで抵抗素子を構成したので、この酸化膜層とポ
リシリコン層とが低抵抗化する際のマスクとなり、ソー
ス・ドレインが低抵抗化されるＳＯＩ ＭＯＳＦＥＴ
で構成された半導体集積回路装置内部に高抵抗で面積を
とらない抵抗素子をマスク・製造工程を追加せずに実現
できる効果がある。
したｐ型またはｎ型不純物層と、その上層の一部にＭＯ
ＳＦＥＴのゲート形成時に形成した酸化膜層とポリシリ
コン層とで抵抗素子を構成したので、この酸化膜層とポ
リシリコン層とが低抵抗化する際のマスクとなり、ソー
ス・ドレインが低抵抗化されるＳＯＩ ＭＯＳＦＥＴ
で構成された半導体集積回路装置内部に高抵抗で面積を
とらない抵抗素子をマスク・製造工程を追加せずに実現
できる効果がある。
【図１】（ａ） は本発明の第１の実施例によるダイオ
ード素子の構成を示す平面図、（ｂ） は本発明の第１
の実施例によるダイオード素子の構成を示す断面図であ
る。
ード素子の構成を示す平面図、（ｂ） は本発明の第１
の実施例によるダイオード素子の構成を示す断面図であ
る。
【図２】（ａ） は本発明の第２の実施例によるダイオ
ード素子の構成を示す平面図、（ｂ） は本発明の第２
の実施例によるダイオード素子の構成を示す断面図であ
る。
ード素子の構成を示す平面図、（ｂ） は本発明の第２
の実施例によるダイオード素子の構成を示す断面図であ
る。
【図３】（ａ） は本発明の第３の実施例による抵抗素
子の構成を示す平面図、（ｂ） は本発明の第３の実施
例による抵抗素子の構成を示す断面図である。
子の構成を示す平面図、（ｂ） は本発明の第３の実施
例による抵抗素子の構成を示す断面図である。
【図４】（ａ） は本発明の第４の実施例による抵抗素
子の構成を示す平面図、（ｂ） は本発明の第４の実施
例による抵抗素子の構成を示す断面図である。
子の構成を示す平面図、（ｂ） は本発明の第４の実施
例による抵抗素子の構成を示す断面図である。
【図５】従来のＳＯＩ ＭＯＳＦＥＴで構成されるバ
ッファ回路の一例を示す回路図である。
ッファ回路の一例を示す回路図である。
【図６】（ａ） は従来のダイオード素子の構成を示す
平面図、（ｂ） は従来のダイオード素子の構成を示す
断面図である。
平面図、（ｂ） は従来のダイオード素子の構成を示す
断面図である。
【図７】（ａ） は従来の抵抗素子の構成を示す平面図
、（ｂ） は従来の抵抗素子の構成を示す断面図である
。
、（ｂ） は従来の抵抗素子の構成を示す断面図である
。
【図８】バルクＭＯＳＦＥＴで構成されるバッファ回路
の一例を示す回路図である。
の一例を示す回路図である。
【図９】（ａ） はバルクＭＯＳＦＥＴの構造を示す断
面図、（ｂ） はＳＯＩ ＭＯＳＦＴの構造を示す断
面図である。
面図、（ｂ） はＳＯＩ ＭＯＳＦＴの構造を示す断
面図である。
１ シリコンウェハ２
絶縁体層 ３ ｐ− 不純物領域４
ｎ− 不純物領域５１ 〜５５ ｎ＋
不純物領域 ６１ 〜６５ ｐ＋ 不純物領域 ７ ポリシリコン層８
酸化膜層 ９ ＬＯＣＯＳ層 １０ サイドウォール
絶縁体層 ３ ｐ− 不純物領域４
ｎ− 不純物領域５１ 〜５５ ｎ＋
不純物領域 ６１ 〜６５ ｐ＋ 不純物領域 ７ ポリシリコン層８
酸化膜層 ９ ＬＯＣＯＳ層 １０ サイドウォール
Claims (2)
- 【請求項１】 絶縁体層と、該絶縁体層上に形成され
たＭＯＳ電界効果型トランジスタと、ダイオード素子と
を有する半導体集積回路装置において、前記ダイオード
素子は、前記絶縁体層上にｐ型半導体とｎ型半導体の接
合を有し、かつ該接合の上部に前記ＭＯＳ電界効果型ト
ランジスタのゲート形成時に形成されたシリコン酸化膜
層，及びポリシリコン層を備えたことを特徴とする半導
体集積回路装置。 - 【請求項２】 絶縁体層と、該絶縁体層上に形成され
たＭＯＳ電界効果型トランジスタと、抵抗素子とを備え
た半導体集積回路装置において、前記抵抗素子は、前記
絶縁体層上部に形成された半導体層であり、かつ前記半
導体層の上部に前記ＭＯＳ電界効果型トランジスタのゲ
ートと同時に形成されたシリコン酸化膜層，及びポリシ
リコン層を備えたことを特徴とする半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017182A JP2839375B2 (ja) | 1991-01-14 | 1991-01-14 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3017182A JP2839375B2 (ja) | 1991-01-14 | 1991-01-14 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04241452A true JPH04241452A (ja) | 1992-08-28 |
| JP2839375B2 JP2839375B2 (ja) | 1998-12-16 |
Family
ID=11936806
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3017182A Expired - Fee Related JP2839375B2 (ja) | 1991-01-14 | 1991-01-14 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2839375B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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-
1991
- 1991-01-14 JP JP3017182A patent/JP2839375B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
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