JPS5878456A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発−は絶縁基板上にシリコ、ン半導体装置を形成す
るいわゆる１０Ｂ構造の半導体装置およびその製造方法
に関する。

最近、ＭＯＩＩＩ牛導体値置の高装積化が進み。

その最小寸法がｇｓｍという極めて微細な素子をもつＭ
ｏｌ　　ＬＳＩが開発されている。４＋１にメモリの分
針では１６にビット、６４にビットといった大規模な記
憶容量をもつＬＳＩが開発、実用化されて赤でいる。こ
うした情況の中で高集積化と低消費電力化の目的で、従
来から用いられている１つのメモリセルを６個のトラン
ジスタで構成するいわゆる６トランジスタ構造に代って
、高抵抗素子を負荷素子として用いたいわゆるＥ／Ｒ構
造のメモリが多く用いられるよう化なりできた。縛１図
は上記Ｅ／Ｒ構造のメモリセルの回路図であり、１１．
１１は負荷抵抗、１１゜ｘ４Ｇ！駆１１ｍ用のエンハン
スメントｉｌ１Ｍｏ！ｌ　トランジスタ、ＩＢ、１ｇは
伝達用のエンハンスメン）１１ＭＯＢトランジスタ、１
１．１８はビットライン、１９はワードラインである。

一般に上記Ｅ／Ｒ構造のメモリセルに用いられる負荷抵
抗１１．１１の抵抗値はＩＭｇないし１００ＭΩ程度で
あり、このような高抵抗値を持った抵抗素子は多結晶シ
リコンで構成する場合が多い。

しかしながら多結晶シリコンによって高抵抗素子を構成
する場合にはいくつかの問題点がある。

この問題点の一つとしてその抵抗値が多結晶シリコンの
結晶学的性質（たとえば結晶粒径の大きさ等）忽よび成
長条件による影響を受は島（。

バラツキが大きくなること、もう一つの問題点１１ として高抵抗の多結晶シリコンとのオーミックコンタク
トを得ることが困−であること等があげられる。このう
ちオーミックコンタクトを得るためにはコンタクト部分
のみの不純物濃度を上げれば良いが、低濃度部分への異
常拡散（結晶粒界にそって起こる拡散等）等によって高
抵抗領域への影響が大会くなり微細構造を得るこ七は困
難である。

一方、上記負荷抵抗１１．１１の代わりにダイオードを
負荷素子として用いたいわゆる４トランジスタ、２ダイ
オード構造のメモリセルも考えられている＠　ｊｌＥ　
２　ｍｌはその回路図てあり、前記負荷抵抗１１．１１
の代わりにダイオードｇｏ、ｘｘが用いられている。こ
こで第２図番こ示すメモリセルて使用されるダイオード
２＃。

１１が数十Ｍｇの抵抗値をもつためには、その逆方向電
流ｖａ度が数ｎム／μｍ以上必費である。

しかしながらこのようなダイオード特性を通常のバルク
シリコンを用いて得ることは困難であり、しかもバルク
シリコンにおけるダイオード構造は多結晶シリコンによ
る負荷抵抗と比軟した場金番こその占有面積が大きくな
るという欠点がある。

との発明は上記のような事情を考慮してなされたもの！
あり、その目的は、メモリセルの負荷素子として好適な
半導体装置およびその製造方法を提供することにある。

以下、図面を参照してこの発明の一実施例を説明する。

第３８１（ａ）ないしくｆ）は前記第２園に示すメモリ
のダイオード２０あるいは２１を製造する場合の各工程
を示す断面図であり、このダイオードｇｏあるいは１１
は次のような工場で製造される。先ず第３図（−）に示
すように、絶縁基板たとえばサファイヤ基′ｊＩｉＪ１
の表面奢こｐ−型のシリコンを堆積させて、厚さがＱ、
ｌｌｊｍのシリコン層Ｓ２を形成する。次にこのシリコ
ン層３ｚの表面に１１０００ｊｔｌｉの膜厚のＳ１嘗［
ｌｌ５３を形成、し、さらにこの８１０．膜Ｓ１の表面
に１ｏｏｏＸ程度の膜厚の１．Ｎ４膜Ｊ４を形成する。

そして次に素子領域ムに対応した部分を残し、て、上記
８　ｉ　ｏ、膜１１セよび８１ｓＮａ膜Ｓ４を選択的に
除去する。次に上記ニーによって露出した部分のシリコ
ン層ｓｘｌ、ａｘ。

を、第３１１（ｂ）Ｋ示すように、約４０００１ノｗさ
く元の厚みの半分）までエツチングする０次に第３図−
）に示すように、上記８１０１膜１１およびＩｉ、Ｎ４
＄１１１４を再び選択的に除去して貫通孔１１を開孔す
る。さらに次に上記貫通孔Ｊｌからｐ−瀝の本鈍物たと
えばメロンを５　ｘ　１０”／−の一度でかつ注入加速
電圧１００　ＫｅＶでイオン注入する。上記工程終了後
は、上記貫通孔Ｊ１から露出しているシリコン層３２お
よび予めエツチングされた部分のシリコン層Ｊ２．。

１１、を形化する（１０００℃、ウェット酸化）。

このとき上記シリコン層ａｘ１　、ｓｘ、が完全に酸化
されるまで酸化を行なう、第ａｌｌ（ｄ）は上記酸化終
了後、シリコン廟１２の表面をエツチング処理して１１
．膜ＪＪ詔よび８１．Ｎ、属１４を除去した状態を示す
ものであり、上記シリコン層１”ｉｌ、’　Ｊ　ｊ　、
は完全に酸化されて８１０驚層１１．，１１＠に変化し
ている。またｐ−渥のシリコン層Ｊ１は上記８１０１層
１６１　。

１６、によって他の領域から分離され島領域となってい
る。また上記酸化時、上記貫通孔１１から露出していた
シリコン層Ｊ１の表面から約４０００１の深さまでの部
分が酸化され８　ｔＱ。

層Ｉσ、に変化し、この８１０ｍｌＪＩ６ｍ下部ζこ位
置するシリコン層はｐｉａｍａｙに変化している０次−
こ上記工程終了後は通常のシリコンゲー）Ｍｏｉｌプロ
セスを用いて、第３図（・）に示すように、ポリシリコ
ンゲート３８．８ｔＱ、層Ｊｇｓ上のポリシリコン配置
１Ｊ＃を形成し続いてＭＯ８トランジスタのソース・ド
レインとなるｎ十蓋層４６，４１およびＰＮ＠合素子の
カソード像域となるｎ＋ｔ１ｇ層４２そ層上２をセルフ
アライメントに形成する。たとえば上記ｎ＋ｒ１１層４
０゜４１．４１はＰ２Ｏ（Ｐｈｏｓｐｈｏ　−８１１ム
ｃａｔａｄ−ｇｌａｍｓ　）からの固相拡散（拡散温度
１０００℃）によって形成される。次に上記工程終了後
は、ＣＶＤ法暑こよって８ｉ０．膜４ｓ、　Ｔ’８Ｇ１
１ｊ、４４を順次堆積形成し、さらに電、極取り出し口
を選択的番ζ開口した俵にＡＩを蒸着して配線パターン
４５を形成することによってすべての工場が終了する（
ｆ）、そして前記ダイオード２ｏあるいは２１はｎ十麿
層４ｊをカソード像域、ｐ型層Ｊ７をアノード領域とす
るＰＮ接合素子として得られる。

第４図は上記のようにして得られたＰＮ接合素子例えば
ダイオードの電圧−電流特性図である０図示するように
逆方向電流１１は逆方向電圧Ｖ烏が５（ｖ）のとを、幅
５μｍ、厚みが４０００１のダイオードで５ｘｌＯ−９
体）を示し、この値はメモリセル内の負荷素子として十
分満足できる値である。家た願方同電流夏１も順方向電
圧がＯ，Ｓ　（Ｖ）以上になると指数関数的に増加し、
正常な特性を示している。このような逆方向電流の大会
い値をもつ鐘會特性は上記ＰＮ接合素子が１争Ｓ・（、
！幇、１．コノン　、、オ、鞘、　　サフ下イ、ヤ　）
、豐璋の如赤、絶縁基板上に設けられた素子であり。

発生−再結合電流が十分に大をいために得られるもので
ある。

このように上記ＰＮ＊合素子の逆方向電流の値が十分化
大会なものとなるため、メモリセルの負荷素子として用
いた場合にその抵抗値を簡単に制御することができる。

そしてこのことは今後の素子の微細化に対して微細なＰ
Ｎ接合素子の実現を可能とするものである。しかもこの
ＰＮ接合素子の一部領域であるｐａ１層ｊ１の上部に位
置する８ｉ０霊層３ｇ、の厚みは十分に厚く、この表面
に配線を設けることができるため素子の集積度を高くす
ることができる。

なおこの発明は上記の一実施例に限定されるものではな
−く、た・とえばシリコン層３２からなり他の領域から
分離された島領域を形成する場合には、先ずシリコン層
ｒｘ、、−５ｚＱを元の厚みの手分までエツチングし、
その後残りを酸化して６１ｇ・８層Ｉｌｌ　　、Ｉｌｌ
を形成するように説明したが１、これは第５図に示すよ
うに上記シリコン層Ｊ゛１１　ｅ”鵞をすべてエツチン
グしてしまって島領域を形成するようにしても良い。ま
たこの発明は上記実施例の製造工場を変えることなく、
マスクを一枚追加したり、イオン注入時の加速電圧を変
えることで種々の＊形が可能である。たとえば第６１Ｉ
ｌ（ａ）はマスクを１枚追加することによってボロンお
俵びリンをイオン注入し％８１Ｇ、層ｊ＃、の下部にｎ
型層４＃勿よびｐａ１層４１を隣接して形成するように
した例であり、′！ｌた第６図（ｂ）は通常のＣ−ＭＯ
ＩＩプロセスを用いて前記ｎ十臘層４１内に電極取出用
のｐ”ｌ１層４１を形するようにした例である。８らに
上記実施例ではゲート電極材料、配−材料として多結晶
シリコンを用いる場合について説明したが、これはモリ
ブデン、タングステン勢の高融点金属、モリブデンシリ
サイド、タングステンシリサイド、チタンシリサイド、
タンタルシリサイド等のシリサイドでも良く、さらには
アルミニュームでも良い。

以上餅明したようにこの発明によればメモリセルの負荷
素子として好適な牛導体装置およびその製造方法を提供
することができる。

【図面の簡単な説明】

第１図および第３園はそれぞれメモリセルの一路閣、第
３１樽零窮せ俳はこの発明に係る亭導体装置の製造方法
の各工程を示す断面−，第４図は上！方法により製造さ
れた装置の特性図第５図および第６図舛千轡はそれぞれ
この発明の他の実施例の断面−である。 Ｊｌ・・・サファイヤ基職、ｘｚ、ｓｘ、、ｓｚ。 ・・・シリコン層、ＪＪ・・・８１０禦膜　１４・・・
８１．Ｎ番、Ｍ、＃　＃−・・寅通孔、３ｇ、、ａｇ、
、　Ｊｓｓ　−・・８１０１層、Ｊｌ・・・ｐＨ層、ａ
ｌｌ・・・ポリシリコンゲート、ａ−・・・ポリシリコ
ン配線、４ｔｌ、４１゜４　１−−・ａ”１ｌｌｌ、　
４５−ｓｔｏ嘗膜、　　４４−ＰａＧ膜、４１１・・・
配線パターン、−−・・・ａｌｌ層、４Ｆ・・・ｐＨ層
、−１・・ｐ＋渥層。 出願人代理人　弁理士　鉤　江　武　彦第１図　　　　
　第２図 第３図　。 ２６２− 第３図

Claims (3)

【特許請求の範囲】
1. （１）　　絶縁基体と、この絶縁基体の主面に設けられ
   るシリコン層からなる島領域と、この島領域の表面から
   内部に向って設けられ上記絶縁基体には到達しない絶縁
   層と、この絶縁層と接する部分の上記島領域のシリコン
   層をその一部領域とするＰＮ接合素子とを具備したこと
   を特徴とする半導体装置。
2. （２）上記絶縁層表面には配線が設けられている前記特
   許請求の範囲第１項に記載の半導体装置。
3. （３）絶縁基体の主面にシリコン層からなる島領域を堆
   積形成する工場と、この島領域の表面に絶縁膜を形威し
   この絶縁層の一部を選択的に除去する工程と、この工程
   によってその表面が露出した上記島領域内に不純物を導
   入する工程と、上記絶縁膜を耐酸化性マスクとして用い
   て上記島領域を酸化し上記絶縁基体には到達しない絶縁
   層を形成する工程と、この絶縁層と接する部分の上記不
   純−が導入された部分の島領域をその一部領域とするＰ
   Ｈ接會素子を形成する工１とを具備したことを特徴とす
   る半導体装置の製造方法。