JPS5939046A - ゲ−トアレイの製造方法 - Google Patents
ゲ−トアレイの製造方法Info
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- JPS5939046A JPS5939046A JP14821882A JP14821882A JPS5939046A JP S5939046 A JPS5939046 A JP S5939046A JP 14821882 A JP14821882 A JP 14821882A JP 14821882 A JP14821882 A JP 14821882A JP S5939046 A JPS5939046 A JP S5939046A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、ユーザーからの依頼を受けてからのＰＥＰ
（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓｓ
）王権を減少したダートアレイの製造方法に関する。
（Ｐｈｏｔｏ Ｅｎｇｒａｖｉｎｇ Ｐｒｏｃｅｓｓｓ
）王権を減少したダートアレイの製造方法に関する。
周知の如く、ＩＣの応用分野が広がると規格品ではなく
ユーザー独自の論理回路ＩＣ供給の要求が出てズる。こ
の際請求められることは開発期間を短縮することであシ
、この要求に対するメーカー側の回答としてマスタスラ
イス方式のダートアレイがある。このダートアレイは、
半導体基板上に一定数のトランジスタをあらかじめ形成
しておき、ニーデーの仕様に合わせて電極配線の結線を
行なう仁とによって論理回路を形成するものである（文
献：中野、佐々木″ＳＯ８／ＣＭＯ８７′ハイス”、電
子材料１９８２年１月Ｐ、５４〜Ｐ、６６） 従来、例えばユーザーからの依頼を受ける前のＣＭＯ８
構造でＡｔ１層配線のゲートアレイは第１図〜第２図の
如く製造されている。まず、Ｎ型半導体基板１表面の所
定位置にＰウェル領域２を形成した後、前記基板ｌを選
択酸化してフィールド領域を形成することによυ基板１
にフィールド領域で分離された島状のＰチャネル素子領
域３を形成し、ついでＰウェル領域２に島状のＮチャネ
ル素子領域４を形成する。つづいて、前記素子領域３．
４の表面に熱酸化によシ厚さ５００〜１００ＯＸ和聞の
ダート酸化ＩＩ＋４ （図示せず）を形成する（第１図
図示）。次いで、ＣＶＤ法によシ全面に多結晶シリコン
層を蒸着した後、ツクターニングして前記Ｐチャネル素
子領域３及びＮチャネル素子領域４を横切る多結晶シリ
コンからなるダート電極５１．５．を形成する。ひきつ
づき、フィールド酸化膜及びダート１！極５１．５２を
マスクとしてＰチャネル素子領域３にＰ型不純物を、Ｎ
チャネル素子領域４にＮ型不純物をイオン注入する。こ
れにより、Ｐチャネル素子領域３にソース（又はドレイ
ン）領域としてのＰ領域３！、ドレイン領域とソース領
域を兼ねるＰ領域３２及びドレイン（又はソース）領域
としてのＰ領域３３が形成され、一対のＭＯＳ トラン
ジスタが造られる。同時に、Ｎチャネル素子領域４にソ
ース（又はドレイン）領域としての耐領域４１、ドレイ
ン領域とソース領域を兼ねる耐領域４２及びドレイン（
又はソース）領域４３が形成され、一対のＭＯＳ ）ラ
ンジスタが造られる。更に、全面に厚さ約５０００ Ｘ
１７） ＣＶＤ−８Ｉ０２膜を蒸Ｗｉｔ Ｌ ｆｃ
後、すｙ り、＊ツター処理を施す。最後に、ＣＶＤ法
によシ全面に厚さ約７０００ＸのＢＰＳＧ膜を蒸着し、
メルト工程を行なってダートアレイを製造する（第２図
図示）。
ユーザー独自の論理回路ＩＣ供給の要求が出てズる。こ
の際請求められることは開発期間を短縮することであシ
、この要求に対するメーカー側の回答としてマスタスラ
イス方式のダートアレイがある。このダートアレイは、
半導体基板上に一定数のトランジスタをあらかじめ形成
しておき、ニーデーの仕様に合わせて電極配線の結線を
行なう仁とによって論理回路を形成するものである（文
献：中野、佐々木″ＳＯ８／ＣＭＯ８７′ハイス”、電
子材料１９８２年１月Ｐ、５４〜Ｐ、６６） 従来、例えばユーザーからの依頼を受ける前のＣＭＯ８
構造でＡｔ１層配線のゲートアレイは第１図〜第２図の
如く製造されている。まず、Ｎ型半導体基板１表面の所
定位置にＰウェル領域２を形成した後、前記基板ｌを選
択酸化してフィールド領域を形成することによυ基板１
にフィールド領域で分離された島状のＰチャネル素子領
域３を形成し、ついでＰウェル領域２に島状のＮチャネ
ル素子領域４を形成する。つづいて、前記素子領域３．
４の表面に熱酸化によシ厚さ５００〜１００ＯＸ和聞の
ダート酸化ＩＩ＋４ （図示せず）を形成する（第１図
図示）。次いで、ＣＶＤ法によシ全面に多結晶シリコン
層を蒸着した後、ツクターニングして前記Ｐチャネル素
子領域３及びＮチャネル素子領域４を横切る多結晶シリ
コンからなるダート電極５１．５．を形成する。ひきつ
づき、フィールド酸化膜及びダート１！極５１．５２を
マスクとしてＰチャネル素子領域３にＰ型不純物を、Ｎ
チャネル素子領域４にＮ型不純物をイオン注入する。こ
れにより、Ｐチャネル素子領域３にソース（又はドレイ
ン）領域としてのＰ領域３！、ドレイン領域とソース領
域を兼ねるＰ領域３２及びドレイン（又はソース）領域
としてのＰ領域３３が形成され、一対のＭＯＳ トラン
ジスタが造られる。同時に、Ｎチャネル素子領域４にソ
ース（又はドレイン）領域としての耐領域４１、ドレイ
ン領域とソース領域を兼ねる耐領域４２及びドレイン（
又はソース）領域４３が形成され、一対のＭＯＳ ）ラ
ンジスタが造られる。更に、全面に厚さ約５０００ Ｘ
１７） ＣＶＤ−８Ｉ０２膜を蒸Ｗｉｔ Ｌ ｆｃ
後、すｙ り、＊ツター処理を施す。最後に、ＣＶＤ法
によシ全面に厚さ約７０００ＸのＢＰＳＧ膜を蒸着し、
メルト工程を行なってダートアレイを製造する（第２図
図示）。
この段階において、メーカーはニーデーからの回路の仕
様を待ち、その仕様に応じて以下の操作を行なう。
様を待ち、その仕様に応じて以下の操作を行なう。
■ まず、ユーザーからの論理設計図、すなわち論理回
路図とタイミング・チャートに従ってマスク・パターン
設計を行ない、マスクを製作する。
路図とタイミング・チャートに従ってマスク・パターン
設計を行ない、マスクを製作する。
■ つづいて、ＰＥＰ法にょシレゾストをマスクとして
前記ＢＰＳＧ膜、ＣＶＤ−８１０２膜を選択゛的忙エツ
チングして第３図に示す如＜、Ｐチャネル素子領域３の
Ｐ１領域３１＋Ｊ２に夫々接続する第１゜第２のコンタ
クトホール６１．６２及びＮチャネル素子領域４ＯＮ十
領域４１．４−２に夫々接続する２８３．第４のコンタ
クトホール６ｇ、６４を夫々形成する。
前記ＢＰＳＧ膜、ＣＶＤ−８１０２膜を選択゛的忙エツ
チングして第３図に示す如＜、Ｐチャネル素子領域３の
Ｐ１領域３１＋Ｊ２に夫々接続する第１゜第２のコンタ
クトホール６１．６２及びＮチャネル素子領域４ＯＮ十
領域４１．４−２に夫々接続する２８３．第４のコンタ
クトホール６ｇ、６４を夫々形成する。
■ 次いで、全面にＡｔ層を形成する。
■ 次に、ＰＥＰ法にょシレゾストをマスクトシて前記
Ａｔ層を選択的にエツチングしてＡｔ配線を形成し、種
々の論理回路を形成する。ここで、第４図え示す如く、
Ｐチャネル朱子領域３、Ｎチャネル素子領域４を夫々縦
方向に横切る幅広のＡｔ配線７１＊７２を形成してこれ
らを夫々用１、＠３のコンタクトホール６１．６ｇを介
してＰ＋領域３１、耐領域４１に夫々接続させ、Ｐ。
Ａｔ層を選択的にエツチングしてＡｔ配線を形成し、種
々の論理回路を形成する。ここで、第４図え示す如く、
Ｐチャネル朱子領域３、Ｎチャネル素子領域４を夫々縦
方向に横切る幅広のＡｔ配線７１＊７２を形成してこれ
らを夫々用１、＠３のコンタクトホール６１．６ｇを介
してＰ＋領域３１、耐領域４１に夫々接続させ、Ｐ。
Ｎチャネル素子領域３，４間を縦方向に横切る幅狭のＡ
ｔ配ｌａｇを形成してこれを第２．第４のコンタクトホ
ール６、．５４を介してＰ領域３２、耐領域４２に夫々
接続させ、Ａｔ配ａ ７ ｌをＶＤＤ端子（通常＋５Ｖ
）、Ａｔ配線７２をＶ８Ｓ端子（通常ｏｖ）とすれば、
Ａｔ配線Ｓｋ、、ｊｒ−）電極５１の信号レベルをＡと
したときλとなるインバーター・ロソックとなる。
ｔ配ｌａｇを形成してこれを第２．第４のコンタクトホ
ール６、．５４を介してＰ領域３２、耐領域４２に夫々
接続させ、Ａｔ配ａ ７ ｌをＶＤＤ端子（通常＋５Ｖ
）、Ａｔ配線７２をＶ８Ｓ端子（通常ｏｖ）とすれば、
Ａｔ配線Ｓｋ、、ｊｒ−）電極５１の信号レベルをＡと
したときλとなるインバーター・ロソックとなる。
また、第５図に示す如く、Ｐ＋領域３３、Ｎ＋領域イ３
に夫々接続する第５．第６のコンタクトホール６６＊６
６ を設け、Ａｔ配ｆｆＪ７ｘ を８ｇ２のコンタクト
ホール６２を介してＰ＋領域３２に接続させ、Ａｔ配線
７２を第３のコンタクトホール６３を介してＰ＋領域４
１に接続させ、かっ幅狭のＡｔ配線８を第１１第５．第
６のコンタクトホール６１ ＊ ６ｓ ａ ６６を
介してＰ＋領域３！ 。
に夫々接続する第５．第６のコンタクトホール６６＊６
６ を設け、Ａｔ配ｆｆＪ７ｘ を８ｇ２のコンタクト
ホール６２を介してＰ＋領域３２に接続させ、Ａｔ配線
７２を第３のコンタクトホール６３を介してＰ＋領域４
１に接続させ、かっ幅狭のＡｔ配線８を第１１第５．第
６のコンタクトホール６１ ＊ ６ｓ ａ ６６を
介してＰ＋領域３！ 。
３３、Ｎ＋領域４３に接続させれば、Ａｔ配線８は１”
−ｈ ｔ［極５ ｔ −５２の夫々の信号レベルを
Ａ。
−ｈ ｔ［極５ ｔ −５２の夫々の信号レベルを
Ａ。
Ｂとしたとき心−ｉのＮＡＮＤロジックとなる。
更に、第６図に示す如く、Ａｔ配線７１を第１のコンタ
クトホール６１を介してＰ＋領域３１に接続させ、Ａｔ
配線７２を第４のコンタクトホール６４．を介して耐領
域４２に接続させ、かつ幅狭のＡｔ配線８を第３．第５
．第６のコンタクトボール６３ ｈ ６５ ＋ ６６
を介して夫々Ｎ領域’ｌｓＰ＋領域３３、Ｎ＋領域４３
に夫々接続させれば、Ａｔ配線８はｆ−）電極５１１５
！の夫々の信号レベルをＡ、ＢとしたときＡ −） Ｈ
のＮＯＲロジックとなる。この他、第２図に示した基本
セルを数個組み合わせることにより、半加算器、全加算
器などの各種紐み合わせ論理回路及びクリップフロップ
、シフトレノスタなどの各種順序論理回路を作製できる
。
クトホール６１を介してＰ＋領域３１に接続させ、Ａｔ
配線７２を第４のコンタクトホール６４．を介して耐領
域４２に接続させ、かつ幅狭のＡｔ配線８を第３．第５
．第６のコンタクトボール６３ ｈ ６５ ＋ ６６
を介して夫々Ｎ領域’ｌｓＰ＋領域３３、Ｎ＋領域４３
に夫々接続させれば、Ａｔ配線８はｆ−）電極５１１５
！の夫々の信号レベルをＡ、ＢとしたときＡ −） Ｈ
のＮＯＲロジックとなる。この他、第２図に示した基本
セルを数個組み合わせることにより、半加算器、全加算
器などの各種紐み合わせ論理回路及びクリップフロップ
、シフトレノスタなどの各種順序論理回路を作製できる
。
■ 種々の論理回路を作製した後、シンタ一工程を行な
い、更にＣＶＤ法によυ全面に例えば厚さ約１．２μｍ
のＰＳＧ膜を蒸着する。
い、更にＣＶＤ法によυ全面に例えば厚さ約１．２μｍ
のＰＳＧ膜を蒸着する。
■ 最後に、ＰＥＰ法によジノ母ツドを取るために前述
したノやターニングされｆｃＡｔ配線上のＰＳＧ膜を選
択的にエツチング除去する。
したノやターニングされｆｃＡｔ配線上のＰＳＧ膜を選
択的にエツチング除去する。
しかしながら、前述した製造方法によれば、ニーデーか
らの依頼を受けてから、第１〜第６のコンタクトホール
６１〜６６を形成するためノＰＥＰ 工程、ＡｌｎＥＭ
７ｘ ａ ７ｚ ｓ ｌＪｘ 〜８ｇを形成するための
ＰＥＰ工程及び・やターニングされたＡ／＝配線上のＰ
ＳＧ膜をエツチング除去するためのＰＥＰ工程と少なく
とも３回のＰＥＰ工程を必要とし、開発製造期間が長い
という欠点があった。
らの依頼を受けてから、第１〜第６のコンタクトホール
６１〜６６を形成するためノＰＥＰ 工程、ＡｌｎＥＭ
７ｘ ａ ７ｚ ｓ ｌＪｘ 〜８ｇを形成するための
ＰＥＰ工程及び・やターニングされたＡ／＝配線上のＰ
ＳＧ膜をエツチング除去するためのＰＥＰ工程と少なく
とも３回のＰＥＰ工程を必要とし、開発製造期間が長い
という欠点があった。
本発明は上記事情に鑑みてなされたもので、ユーザーか
らの依頼を受けてからのＰＥＰ工程を減少して開発製造
期間の短縮を図ったダートアレイの製造方法を提供する
ことを目的とするものである。
らの依頼を受けてからのＰＥＰ工程を減少して開発製造
期間の短縮を図ったダートアレイの製造方法を提供する
ことを目的とするものである。
本発明は、第１導電型の半導体基板表面に第２導電型の
半導体領域を形成し、少なくともこの半導体領域上にＭ
ｒＪｌの絶縁膜を介してダート電極を形成し、更に全面
に第２の絶縁膜を形成した後、これに開孔部を形成し、
全面に配線を形成し、しかる後この配線上に第３の絶縁
膜を形成することによって、ユーザーからの仕様を待つ
段階以前に考えられる論理回路全てに適用できるように
配線を形成しておき、ユーザーからの仕様に応じて配線
及びその上部の第３の絶縁膜を選択的にエツチングして
求められる論理回路を形成し、もってユーザーからの依
頼を受けてからのＰＥＰ工程の減少を図ったものである
。
半導体領域を形成し、少なくともこの半導体領域上にＭ
ｒＪｌの絶縁膜を介してダート電極を形成し、更に全面
に第２の絶縁膜を形成した後、これに開孔部を形成し、
全面に配線を形成し、しかる後この配線上に第３の絶縁
膜を形成することによって、ユーザーからの仕様を待つ
段階以前に考えられる論理回路全てに適用できるように
配線を形成しておき、ユーザーからの仕様に応じて配線
及びその上部の第３の絶縁膜を選択的にエツチングして
求められる論理回路を形成し、もってユーザーからの依
頼を受けてからのＰＥＰ工程の減少を図ったものである
。
〔発明の実施例〕
本発明を第７図及び第８図に基づいて説明するＯ
〔１〕まず、従来と同様に、Ｎ型半導体基板１表面にＰ
ウェル領域２、Ｐチャネル素子領域３及びＮチャネル素
子領域４を形成した後、ダート酸化膜、ｆ−）電極５ｔ
＊５ｔを形成し、更にＰチャネル素子領域３にＰ型不純
物を、Ｎチャネル素子領域４にＮ型不純物をイオン注入
する。
ウェル領域２、Ｐチャネル素子領域３及びＮチャネル素
子領域４を形成した後、ダート酸化膜、ｆ−）電極５ｔ
＊５ｔを形成し、更にＰチャネル素子領域３にＰ型不純
物を、Ｎチャネル素子領域４にＮ型不純物をイオン注入
する。
これによシ、Ｐチャネル素子領域、９にソース（又ハト
レイン）領域としてのＰ＋領域３１、ドレイン領域とソ
ース領域を兼ねるＰ＋領域３２及びドレイン（又ハソー
ス）領域としてのＰ＋領域３３が形成され、一対のＭｏ
ｓトランジスタが造られる。同時に、Ｎチャネル素子領
域４にソース（又はドレイン）領域としての耐領域４１
、ドレイン領域とソース領域を兼ねるＮ＋領域４２及び
ドレイン（又は）ソース領域４８が形成され、一対のＭ
ＯＳ ）ランソスタが造られる。っづｂて、全面にＣＶ
Ｄ−８１０２膜を蒸着してリンダツタ−処理を施した後
、全面にＢＰＳＧ Ｍ ｔ−蒸着してメルト工程を行な
った。
レイン）領域としてのＰ＋領域３１、ドレイン領域とソ
ース領域を兼ねるＰ＋領域３２及びドレイン（又ハソー
ス）領域としてのＰ＋領域３３が形成され、一対のＭｏ
ｓトランジスタが造られる。同時に、Ｎチャネル素子領
域４にソース（又はドレイン）領域としての耐領域４１
、ドレイン領域とソース領域を兼ねるＮ＋領域４２及び
ドレイン（又は）ソース領域４８が形成され、一対のＭ
ＯＳ ）ランソスタが造られる。っづｂて、全面にＣＶ
Ｄ−８１０２膜を蒸着してリンダツタ−処理を施した後
、全面にＢＰＳＧ Ｍ ｔ−蒸着してメルト工程を行な
った。
〔１１〕次に、ＢＰＳＧ膜、ＣＶＤ−８１０２膜を選択
的にエツチングして、第７図に示す如く、Ｐチャネル素
子領域３のＰ＋領域３１〜３ｓＫ夫々接続する第１〜第
３のコンタクトホール２１１〜２１ｓ。
的にエツチングして、第７図に示す如く、Ｐチャネル素
子領域３のＰ＋領域３１〜３ｓＫ夫々接続する第１〜第
３のコンタクトホール２１１〜２１ｓ。
Ｎチャネル素子領域４のＮ＋領域４１〜４３に夫夫接続
する第４〜第６のコンタクトポール２１４〜２７．を形
成した。つづいて、全面にＡｔを蒸着した後、 ＰＥＰ
法によシレジストをマスクとしてエツチングを行ない、
Ｐチャネル素子領域３、Ｎチャネル素子領域４ｔ−夫々
縦方向に横切る幅広の第１．第２のＡｔ配線２２１．２
２．、これらＡｔ配線２２１ 、；！２２に接続する
と共に、第１．第４のコンタクトホール２１１．２１４
を介して夫々Ｐ＋領域３１、耐領域４１に夫々接続する
幅狭の第１の配線２３１並びに第２．第５のコンタクト
ホール２１２＊２１！１を介してＰ＋領域３２、耐領域
４２に夫々接続する幅狭の第２のＡｔ配線２３宜、 第
３ 、第６のコンタクトホール２７３ ＋ ２６６
を介してＰ＋領域３３、Ｐ＋領域３３、耐領域４３に夫
々接続する幅狭の第３の配置ｊ ２３３ 、前記Ｐ、Ｎ
チャネル素子領域３゜４間を縦方向に横切るように設け
られ前記幅狭のＡｔ配線２３１〜２３３と接続するＡ／
、配線２４を形成した。次に、ＣＶＤ法によシ全面に厚
さ約５０００１（７）ＰＳＧ膜（図示せず）を蒸着し、
ｒ−ドアレイを製造した。なお、このＰＳＧ膜は前記Ａ
ｔ配線２２１ １２２ｊ％ ２．９１〜２３ｓ、２４
が外気圧よって腐食するのを防ぐ目的であり上述した膜
厚で充分である（第８図図示）。
する第４〜第６のコンタクトポール２１４〜２７．を形
成した。つづいて、全面にＡｔを蒸着した後、 ＰＥＰ
法によシレジストをマスクとしてエツチングを行ない、
Ｐチャネル素子領域３、Ｎチャネル素子領域４ｔ−夫々
縦方向に横切る幅広の第１．第２のＡｔ配線２２１．２
２．、これらＡｔ配線２２１ 、；！２２に接続する
と共に、第１．第４のコンタクトホール２１１．２１４
を介して夫々Ｐ＋領域３１、耐領域４１に夫々接続する
幅狭の第１の配線２３１並びに第２．第５のコンタクト
ホール２１２＊２１！１を介してＰ＋領域３２、耐領域
４２に夫々接続する幅狭の第２のＡｔ配線２３宜、 第
３ 、第６のコンタクトホール２７３ ＋ ２６６
を介してＰ＋領域３３、Ｐ＋領域３３、耐領域４３に夫
々接続する幅狭の第３の配置ｊ ２３３ 、前記Ｐ、Ｎ
チャネル素子領域３゜４間を縦方向に横切るように設け
られ前記幅狭のＡｔ配線２３１〜２３３と接続するＡ／
、配線２４を形成した。次に、ＣＶＤ法によシ全面に厚
さ約５０００１（７）ＰＳＧ膜（図示せず）を蒸着し、
ｒ−ドアレイを製造した。なお、このＰＳＧ膜は前記Ａ
ｔ配線２２１ １２２ｊ％ ２．９１〜２３ｓ、２４
が外気圧よって腐食するのを防ぐ目的であり上述した膜
厚で充分である（第８図図示）。
この段階で、メーカーはユーザーからの回路の仕様を待
ち、その仕様に応じて以下の操作を行なう・ ■ まず、従来と同様に論理設計図に従ってマスクを製
作する。
ち、その仕様に応じて以下の操作を行なう・ ■ まず、従来と同様に論理設計図に従ってマスクを製
作する。
■ つづｈて、ＰＥＰ法によシレゾストをマスクとして
前記１を配線２２１ ＊ ２２２ ｓ２．９１〜２３
３．２４上のＰＳＧ膜を選択的にエツチングしてコンタ
クトホールを形成する。なお、エツチング手段としては
、 ＲＩＥ、 ＣＤＥなどのドライ・エツチング法或
いはＮＨ４Ｆ溶液、）ＴＦ浴溶液どを用いるウェット・
エツチング法或すはレーザーなどによる溶断法が挙げら
れる。次に、残存したＰＳＧ膜をマスクとして露出する
Ａｔ配線２２１．２２２．２ｓ１〜２．”１３．２４を
選択的にエツチング除去して種々の論理回路を形成する
。なお、エツチング手段としては、Ｒ［％ ＣＤＥなど
のドライ・エツチング法或いはＨ３ＰＯ４溶液を用いる
ウェット・エツチング法或いはレーデ−などによる溶断
法が挙げられる。
前記１を配線２２１ ＊ ２２２ ｓ２．９１〜２３
３．２４上のＰＳＧ膜を選択的にエツチングしてコンタ
クトホールを形成する。なお、エツチング手段としては
、 ＲＩＥ、 ＣＤＥなどのドライ・エツチング法或
いはＮＨ４Ｆ溶液、）ＴＦ浴溶液どを用いるウェット・
エツチング法或すはレーザーなどによる溶断法が挙げら
れる。次に、残存したＰＳＧ膜をマスクとして露出する
Ａｔ配線２２１．２２２．２ｓ１〜２．”１３．２４を
選択的にエツチング除去して種々の論理回路を形成する
。なお、エツチング手段としては、Ｒ［％ ＣＤＥなど
のドライ・エツチング法或いはＨ３ＰＯ４溶液を用いる
ウェット・エツチング法或いはレーデ−などによる溶断
法が挙げられる。
前述の論理回路の形成に際し、例えば第９図に示す如く
、幅狭の第１のＡｔ配線２３１を選択的にエツチングし
除去部２ｓ、＋２５ｍｋ設はテＡｔ配ａ２４ 、！：
Ｐ＋領域Ｊ ｌ、Ｎ＋９’Ｒ域４１ ｒｖｌを電気的に
不通とし、同様に幅狭の第２のＡｔ配線２３２に除去部
２５ｓ ｅ ２５４を設けてＰ領域３、と幅広の第１
のＡｔ配線２２１、Ｎ領域４！と幅広の第２のＡｔ配線
２２２間を不通とし、更に幅狭の第３のＡｔ配線２３３
に除去部２５５ 。
、幅狭の第１のＡｔ配線２３１を選択的にエツチングし
除去部２ｓ、＋２５ｍｋ設はテＡｔ配ａ２４ 、！：
Ｐ＋領域Ｊ ｌ、Ｎ＋９’Ｒ域４１ ｒｖｌを電気的に
不通とし、同様に幅狭の第２のＡｔ配線２３２に除去部
２５ｓ ｅ ２５４を設けてＰ領域３、と幅広の第１
のＡｔ配線２２１、Ｎ領域４！と幅広の第２のＡｔ配線
２２２間を不通とし、更に幅狭の第３のＡｔ配線２３３
に除去部２５５ 。
２５８を設けてＡｔ配線２４とＰ領域３３、Ｎ領域４３
間を不通とすれば、第４図図示と同様なインバーター・
ロジックが得られる。
間を不通とすれば、第４図図示と同様なインバーター・
ロジックが得られる。
また、第１０図に示す如く、幅狭の第１のＡｔ配線２３
里に除去部２５７ ｒ ２５６を設けてＰ＋領域３１
と幅広の第１のＡｔ配線２２１間及び耐領域４１と配線
２４間金不通とし、同様に幅狭の第２０ｋｔ配線２３２
に除去部２５ｇ ＋２５ｓｏ ＊２５４を夫々設けて
Ｐ＋領域３２、耐領域４２と配線２４間及び耐領域４２
と幅広の第２の配線２２！間を不通とすれば、第５図図
示と同様なＮＡＮＤ ｏシックが得られる。
里に除去部２５７ ｒ ２５６を設けてＰ＋領域３１
と幅広の第１のＡｔ配線２２１間及び耐領域４１と配線
２４間金不通とし、同様に幅狭の第２０ｋｔ配線２３２
に除去部２５ｇ ＋２５ｓｏ ＊２５４を夫々設けて
Ｐ＋領域３２、耐領域４２と配線２４間及び耐領域４２
と幅広の第２の配線２２！間を不通とすれば、第５図図
示と同様なＮＡＮＤ ｏシックが得られる。
更に、第１１図に示す如く、幅狭な第１０配線２３１に
除去部２５ｔ ｈ ２５１１を設けてＰ領域３１と配
線２４間及びＮ領域４１と幅広な第２の配線２２２間を
不通とし、同様に幅狭な第２の配線２３２に除去部２５
３ 、２５ｇ 、２５１゜を夫々設けてＰ領域３２
と幅広の第１の配線２２１、配＋！！２４間及び耐領域
４２ と配線２４間を不通とすれば、第６図図示と同様
なＮ６Ｒロジツクが得られる。この他、第２図に示した
基本セルを数個組み合わせて上記実施例と同様にコンタ
クトホール、Ａｔ配線を形成した後、Ａｔ配線に適宜除
去部を設ければ、種々の組合わせ論理回路及び順序論理
回路を作製できる。
除去部２５ｔ ｈ ２５１１を設けてＰ領域３１と配
線２４間及びＮ領域４１と幅広な第２の配線２２２間を
不通とし、同様に幅狭な第２の配線２３２に除去部２５
３ 、２５ｇ 、２５１゜を夫々設けてＰ領域３２
と幅広の第１の配線２２１、配＋！！２４間及び耐領域
４２ と配線２４間を不通とすれば、第６図図示と同様
なＮ６Ｒロジツクが得られる。この他、第２図に示した
基本セルを数個組み合わせて上記実施例と同様にコンタ
クトホール、Ａｔ配線を形成した後、Ａｔ配線に適宜除
去部を設ければ、種々の組合わせ論理回路及び順序論理
回路を作製できる。
■ 種々の論理回路を作製した後、従来と同様にシンタ
一工程を行ない、全面にｐｓａ 膜を蒸着し、・しかる
後ＰＥＰ法によシＰＳＧ膜を選択的にエツチングする。
一工程を行ない、全面にｐｓａ 膜を蒸着し、・しかる
後ＰＥＰ法によシＰＳＧ膜を選択的にエツチングする。
しかして、本発明によれば、ユーザーからの依頼を受け
てからのｐＥｐ工程をＡ／、配線を形成する之めのＰＥ
Ｐ工程と／ＩＰターニングされたＡｔ配線上のＰＳＧ膜
をエツチングするためのＰＥＰ工程の２回の工程で済み
、従来（３回）と比べてＰＥＰ工程を１回減少できる。
てからのｐＥｐ工程をＡ／、配線を形成する之めのＰＥ
Ｐ工程と／ＩＰターニングされたＡｔ配線上のＰＳＧ膜
をエツチングするためのＰＥＰ工程の２回の工程で済み
、従来（３回）と比べてＰＥＰ工程を１回減少できる。
したがつて、ＰＥＰ工程に必要とするマスクも２枚で済
み、従来と比ベケ゛−ドアレイの開発製造期間を短縮す
ることができた。事実、従来の場合開発製造期間が約３
ケ月であったのに対し、本発明によれば約２ケ月〜２ケ
月半で済み、従来と比べ著しく優れていることが確認で
きる。
み、従来と比ベケ゛−ドアレイの開発製造期間を短縮す
ることができた。事実、従来の場合開発製造期間が約３
ケ月であったのに対し、本発明によれば約２ケ月〜２ケ
月半で済み、従来と比べ著しく優れていることが確認で
きる。
なお、上記実施例ではケ９−ト電槙の材料として多結晶
シリコンを用いたが、これに限らず、例えば金屑シリサ
イドもしくはアルミニウムを用いてもよい。また、配線
の材料としてアルミニウムを用い念が、これに限らず、
例えばアルミニウム合金でもよい〇 〔発明の効果〕 以上詳述した如く本発明によれば、ユーザーからの依頼
を受けてからのＰＥＰ 工程を２回に減少して、開発製
造期間を従来と比べて約半月〜１１ケ短縮し得る量産性
の高いダートアレイの製造方法を提供できるものである
。
シリコンを用いたが、これに限らず、例えば金屑シリサ
イドもしくはアルミニウムを用いてもよい。また、配線
の材料としてアルミニウムを用い念が、これに限らず、
例えばアルミニウム合金でもよい〇 〔発明の効果〕 以上詳述した如く本発明によれば、ユーザーからの依頼
を受けてからのＰＥＰ 工程を２回に減少して、開発製
造期間を従来と比べて約半月〜１１ケ短縮し得る量産性
の高いダートアレイの製造方法を提供できるものである
。
第１図及び第２図は従来のｒ−ドア１／イの製造方法を
工程順に示す平面図、第３図は第２図図示のダートアレ
イにコンタクトホールを形成した状態を示す平面図、第
４図はインバーター・ロジックを有する従来のｒ−ドア
レイの平面図、８ｇ５図はＮＡＮＤロジックを有する従
来のタートアレイの平面図、第６図はＮ６Ｒロジツクを
有する従来のｒ−）アレイの平面図、第７図及び第８図
は本発明の製造方法を工程順に示す平面図、第９図はイ
ンバーター・ロジックを有する本発明のｒ−ドアレイの
平面図、第１０図はＮＡＮＤロノックを有する本発明の
ダートアレイの平面図、第１１図はＮ６Ｒロジツクを有
する本発明のタートアレイの平面図である。 １・・・Ｎ型半導体基板、２・・・Ｐウェル領域、３・
・・Ｐチャネル素子領域、３１〜３ｓ・・・Ｐ＋領域。 ４・・・Ｎチャネル素子領域、４１〜４３・・・Ｎ領域
、５１ａ５＊・・・ダート電極、２１１〜２１６・・・
コンタクトホール、Ｉ！ ２１ ＊ Ｊ ２ ｚ・・
・幅広の配線、２３１〜２３３・・・幅狭の配線、２４
・・・配線、２５、〜２５！１・・・除去部。 出願人代理人 弁理士 鈴 江 武 溶用１図 第２図
工程順に示す平面図、第３図は第２図図示のダートアレ
イにコンタクトホールを形成した状態を示す平面図、第
４図はインバーター・ロジックを有する従来のｒ−ドア
レイの平面図、８ｇ５図はＮＡＮＤロジックを有する従
来のタートアレイの平面図、第６図はＮ６Ｒロジツクを
有する従来のｒ−）アレイの平面図、第７図及び第８図
は本発明の製造方法を工程順に示す平面図、第９図はイ
ンバーター・ロジックを有する本発明のｒ−ドアレイの
平面図、第１０図はＮＡＮＤロノックを有する本発明の
ダートアレイの平面図、第１１図はＮ６Ｒロジツクを有
する本発明のタートアレイの平面図である。 １・・・Ｎ型半導体基板、２・・・Ｐウェル領域、３・
・・Ｐチャネル素子領域、３１〜３ｓ・・・Ｐ＋領域。 ４・・・Ｎチャネル素子領域、４１〜４３・・・Ｎ領域
、５１ａ５＊・・・ダート電極、２１１〜２１６・・・
コンタクトホール、Ｉ！ ２１ ＊ Ｊ ２ ｚ・・
・幅広の配線、２３１〜２３３・・・幅狭の配線、２４
・・・配線、２５、〜２５！１・・・除去部。 出願人代理人 弁理士 鈴 江 武 溶用１図 第２図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板表面に第２導電型の半導体
領域を形成する工程と、少なくともこの半導体領域上に
ｍｌの絶縁膜を介してダート電極を形成する工程と、全
面に第２の絶縁膜を形成した後、これに開化部を形成す
る工程と、全面に配線を形成する工程と、この配線上に
第３の絶縁膜を形成する工程を具備し、ユーザーからの
仕様によって前記配線及びその上部の第３の絶縁膜を選
択的に除宍することによシ論理回路を形成することを特
徴とするｙ−ドアレイの製造方法。 ２、ゲート電極が、多結晶シリコン、金属シリサイども
しくはアルミニウムのうちいずれか１つからなることを
特徴とする特許請求の範囲第１項記載のｒ−１７レイの
製造方法。 ３、配線が、アルミニウムもしくはアルミニウム合金か
らなることを特徴とする特許請求の範囲第１項記載のダ
ートアレイの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14821882A JPS5939046A (ja) | 1982-08-26 | 1982-08-26 | ゲ−トアレイの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14821882A JPS5939046A (ja) | 1982-08-26 | 1982-08-26 | ゲ−トアレイの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5939046A true JPS5939046A (ja) | 1984-03-03 |
Family
ID=15447913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14821882A Pending JPS5939046A (ja) | 1982-08-26 | 1982-08-26 | ゲ−トアレイの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5939046A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122241A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 半導体装置の製造方法 |
| JPH02164064A (ja) * | 1988-12-19 | 1990-06-25 | Rohm Co Ltd | 半導体集積回路の製造方法 |
| JP2009128876A (ja) * | 2007-11-28 | 2009-06-11 | Renesas Technology Corp | 半導体装置 |
-
1982
- 1982-08-26 JP JP14821882A patent/JPS5939046A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63122241A (ja) * | 1986-11-12 | 1988-05-26 | Nec Corp | 半導体装置の製造方法 |
| JPH02164064A (ja) * | 1988-12-19 | 1990-06-25 | Rohm Co Ltd | 半導体集積回路の製造方法 |
| JP2009128876A (ja) * | 2007-11-28 | 2009-06-11 | Renesas Technology Corp | 半導体装置 |
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