JPH02164064A - 半導体集積回路の製造方法 - Google Patents
半導体集積回路の製造方法Info
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- JPH02164064A JPH02164064A JP31985688A JP31985688A JPH02164064A JP H02164064 A JPH02164064 A JP H02164064A JP 31985688 A JP31985688 A JP 31985688A JP 31985688 A JP31985688 A JP 31985688A JP H02164064 A JPH02164064 A JP H02164064A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 claims abstract description 17
- 238000000059 patterning Methods 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は半導体集積回路の製造方法、詳しくはＡＳＩＣ
におけるＣＡＤを用いたゲートアレイへの配線工程の改
良に間する。
におけるＣＡＤを用いたゲートアレイへの配線工程の改
良に間する。
〈従来の技術〉
一般に、大規模集積回路にあっては、複数のセルが形成
されたゲートアレイを用いてこのセル間の配線を前工程
の最後に行うことにより所望の論理回路を製造していた
。例えばトランジスタの配線を適宜行うことにより論理
ゲート（ＮＡＮＤ。
されたゲートアレイを用いてこのセル間の配線を前工程
の最後に行うことにより所望の論理回路を製造していた
。例えばトランジスタの配線を適宜行うことにより論理
ゲート（ＮＡＮＤ。
ＮＯＲ等）を形成し、さらにフリップフロップ等を形成
していた。すなわち、ゲートアレイでは、基本論理回路
の機能をつくるための基本セルが何列も整然と並べられ
ており、セル列とセル列との間の配線によって各セル、
すなわち基本論理回路間が結ばれる。
していた。すなわち、ゲートアレイでは、基本論理回路
の機能をつくるための基本セルが何列も整然と並べられ
ており、セル列とセル列との間の配線によって各セル、
すなわち基本論理回路間が結ばれる。
従来のこのようなＡＳＩＣの製造方法、すなわち該配線
工程にあっては、以下のような方法がとられていた。こ
の方法を第２図（Ａ）〜（Ｅ）を参照して説明する。
工程にあっては、以下のような方法がとられていた。こ
の方法を第２図（Ａ）〜（Ｅ）を参照して説明する。
まず、半導体ウェハ１１に、複数のセル１３゜１５．１
７．１９を列設する（第２図（Ａ））。
７．１９を列設する（第２図（Ａ））。
この場合、各セル１３〜１９には所定の半導体製造プロ
セスによって、複数の論理ゲート用トランジスタ、例え
ばＣＭＯ５）ランジスタが形成されている。図中２１は
ポリシリコンによって形成された各トランジスタにおけ
るゲート電極である。
セスによって、複数の論理ゲート用トランジスタ、例え
ばＣＭＯ５）ランジスタが形成されている。図中２１は
ポリシリコンによって形成された各トランジスタにおけ
るゲート電極である。
次に、該半導体ウェハ１１を絶縁膜で被覆する。
したがって、これらの論理ゲート用トランジスタは絶縁
膜によって被覆される。
膜によって被覆される。
そして、該絶縁膜に例えば各トランジスタのソース・ド
レイン電極に接続するコンタクトホール２３を形成する
（第２図（Ｂ））。
レイン電極に接続するコンタクトホール２３を形成する
（第２図（Ｂ））。
次に、第１Ｍ配線用のアルミニウムによって該絶縁膜を
被覆する。さらに、該第１層配線２５であるアルミニウ
ムについて所望のバターニングを行う。例えばコンタク
トホール２３同士を介しての横方向配線によってセル内
のトランジスタ同士の配線、および各セル間の配線を行
うものである（第２図（Ｃ））。そして、この第１層配
線上に第２の絶縁膜を被着する。
被覆する。さらに、該第１層配線２５であるアルミニウ
ムについて所望のバターニングを行う。例えばコンタク
トホール２３同士を介しての横方向配線によってセル内
のトランジスタ同士の配線、および各セル間の配線を行
うものである（第２図（Ｃ））。そして、この第１層配
線上に第２の絶縁膜を被着する。
次に、この第２の絶縁膜の所定位置にコンタクトホール
２７（第１層配線との接続用）を形成する（第２図（Ｄ
））。
２７（第１層配線との接続用）を形成する（第２図（Ｄ
））。
さらに、第２の配線層となるアルミニウムを該第２の絶
縁膜上に被着する。この結果、第２の配線層は第１の配
線２５と上記コンタクトホール２７を介して接続される
。この後、第２の配線層について所望の例えば縦方向の
バターニングをする。
縁膜上に被着する。この結果、第２の配線層は第１の配
線２５と上記コンタクトホール２７を介して接続される
。この後、第２の配線層について所望の例えば縦方向の
バターニングをする。
これにより、コンタクトホール２７同士が第２の配線２
９によって接続されることとなる（第２図（Ｅ））。
９によって接続されることとなる（第２図（Ｅ））。
以上のように２層配線によって所望の論理回路が完成す
るものである。
るものである。
〈発明が解決しようとする課題〉
しかしながら、このような従来の半導体集積回路の製造
方法にあっては、必ず第１層配線の後に第２層配線を形
成しなければならず、セル形成後の配線工程の工程数が
増えて製造期間に長期を要するという問題点が生じてい
た。
方法にあっては、必ず第１層配線の後に第２層配線を形
成しなければならず、セル形成後の配線工程の工程数が
増えて製造期間に長期を要するという問題点が生じてい
た。
そこで、本発明は、工程数を減らして製造期間を短縮す
ることのできる半導体集積回路の製造方法を提供するこ
とをその目的としている。
ることのできる半導体集積回路の製造方法を提供するこ
とをその目的としている。
く課題を解決するための手段〉
本発明に係る半導体集積回路の製造方法にあっては、半
導体ウェハに、複数の論理ゲート用トランジスタを有す
る複数のセルを列設するとともに、これらのセル間に複
数の信号用配線を配設する工程と、該半導体ウェハを絶
縁膜で被覆する工程と、該絶縁膜に、上記トランジスタ
の電極接続用コンタクトホール、および、上記信号用配
線との接続用コンタクトホールを形成する工程と、を備
えた半導体集積回路の製造方法にあって、上記絶縁膜上
に配線用金属層を被着する工程と、この配線用金属層を
バターニングする工程とを備えた半導体集積回路の製造
方法である。
導体ウェハに、複数の論理ゲート用トランジスタを有す
る複数のセルを列設するとともに、これらのセル間に複
数の信号用配線を配設する工程と、該半導体ウェハを絶
縁膜で被覆する工程と、該絶縁膜に、上記トランジスタ
の電極接続用コンタクトホール、および、上記信号用配
線との接続用コンタクトホールを形成する工程と、を備
えた半導体集積回路の製造方法にあって、上記絶縁膜上
に配線用金属層を被着する工程と、この配線用金属層を
バターニングする工程とを備えた半導体集積回路の製造
方法である。
く作用〉
本発明に係る半導体集積回路の製造方法にあっては、配
線工程の前において、半導体ウェハに、複数の論理ゲー
ト用トランジスタを有する複数のセルを列設するととも
に、これらのセル間に複数の信号用配線を配設する。そ
して、該半導体ウェハを絶縁膜で被覆し、該絶縁膜に、
上記トランジスタの電極接続用コンタクトホール、およ
び、上記信号用配線との接続用コンタクトホールを形成
する。次に、上記絶縁膜上に配線用金属層を被着し、こ
の配線用金属層において所望のバターニングを行う。こ
の結果、所望の論理回路が完成されるものである。
線工程の前において、半導体ウェハに、複数の論理ゲー
ト用トランジスタを有する複数のセルを列設するととも
に、これらのセル間に複数の信号用配線を配設する。そ
して、該半導体ウェハを絶縁膜で被覆し、該絶縁膜に、
上記トランジスタの電極接続用コンタクトホール、およ
び、上記信号用配線との接続用コンタクトホールを形成
する。次に、上記絶縁膜上に配線用金属層を被着し、こ
の配線用金属層において所望のバターニングを行う。こ
の結果、所望の論理回路が完成されるものである。
〈実施例〉
以下、本発明製造方法の一実施例について図面を参照し
て説明する。
て説明する。
第１図（Ａ）〜（Ｃ）は本発明の製造方法の各工程を模
式的に示す半導体ウェハの平面図である。
式的に示す半導体ウェハの平面図である。
まず、第１図（Ａ）において示すように、半導体ウェハ
５１に、複数のセル５３，５５，５７゜５９．６１．６
３を所定間隔離して列設する。各セル５３，５５，５７
，５９．６１．６３にはそれぞれ複数の論理ゲート用ト
ランジスタが形成されている。６５はこれらのトランジ
スタのゲートであるポリシリコン配線である。
５１に、複数のセル５３，５５，５７゜５９．６１．６
３を所定間隔離して列設する。各セル５３，５５，５７
，５９．６１．６３にはそれぞれ複数の論理ゲート用ト
ランジスタが形成されている。６５はこれらのトランジ
スタのゲートであるポリシリコン配線である。
また、これらのセル５５，５９，８１．６３間には複数
の信号用配線（シグナルラインアレイ）６７が配設され
ている。これらの信号用配線６７は不連続に形成されて
いる。この信号用配線６７は所望の論理ゲートに対応し
て適宜接続し、上記トランジスタの配線として使用する
ものである。
の信号用配線（シグナルラインアレイ）６７が配設され
ている。これらの信号用配線６７は不連続に形成されて
いる。この信号用配線６７は所望の論理ゲートに対応し
て適宜接続し、上記トランジスタの配線として使用する
ものである。
なお、６９は論理ゲートを構成するためのマクロセル用
の配線である。一方、上記信号用配線６７は各論理ゲー
ト間を相互に接続するためのものである。
の配線である。一方、上記信号用配線６７は各論理ゲー
ト間を相互に接続するためのものである。
そして、この半導体ウェハ５１に所定の製造プロセスに
よって論理ゲートの素子としてのトランジスタを形成す
る場合に、該半導体ウェハ５１を絶縁膜で被覆し、該絶
縁膜に上記トランジスタのソース・ドレイン電極接続用
コンタクトホール７１、および、上記信号用配線６７ど
の接続用コンタクトホール７３を形成する（第１図（Ｂ
））。
よって論理ゲートの素子としてのトランジスタを形成す
る場合に、該半導体ウェハ５１を絶縁膜で被覆し、該絶
縁膜に上記トランジスタのソース・ドレイン電極接続用
コンタクトホール７１、および、上記信号用配線６７ど
の接続用コンタクトホール７３を形成する（第１図（Ｂ
））。
そして、この絶縁膜上に配線用金属層、例えばアルミニ
ウムを被着し、この配線用金属層を所望の配線形状にパ
ターニングする。第１図（Ｃ）にはこの配線７５が示さ
れている。この配線７５によって所望のコンタクトホー
ル７１．７３同士が接続される結果、所望の論理ゲート
及び所望の論理ブロックが形成されるものである。なお
、この後パッシベーション膜が被着される工程等が実行
されるものである。
ウムを被着し、この配線用金属層を所望の配線形状にパ
ターニングする。第１図（Ｃ）にはこの配線７５が示さ
れている。この配線７５によって所望のコンタクトホー
ル７１．７３同士が接続される結果、所望の論理ゲート
及び所望の論理ブロックが形成されるものである。なお
、この後パッシベーション膜が被着される工程等が実行
されるものである。
く効果〉
以上説明してきたように、本発明によれば、所望の論理
ゲート等からなる集積回路の配線工程を減少することが
できる。したがって、その製造期間を従来に比べて大幅
に短縮することができる。
ゲート等からなる集積回路の配線工程を減少することが
できる。したがって、その製造期間を従来に比べて大幅
に短縮することができる。
第１図（Ａ）〜（Ｃ）は本発明に係る半導体集積回路の
製造方法の一実施例を示すものでその主要な工程を説明
するための平面図、 第２図（Ａ）〜（Ｅ）は従来の半導体集積回路の製造方
法を説明するためのその主要な工程を示す平面図である
。 第１図（Ａ”） ５１ φ 争 ・ ５３〜６３ ６７ ・ ・ ・ ７１．７３ ７５ ・ ・ ・ 半導体ウェハ、 セル、 信号用配線、 コンタクトホール、 配線。
製造方法の一実施例を示すものでその主要な工程を説明
するための平面図、 第２図（Ａ）〜（Ｅ）は従来の半導体集積回路の製造方
法を説明するためのその主要な工程を示す平面図である
。 第１図（Ａ”） ５１ φ 争 ・ ５３〜６３ ６７ ・ ・ ・ ７１．７３ ７５ ・ ・ ・ 半導体ウェハ、 セル、 信号用配線、 コンタクトホール、 配線。
Claims (1)
- （１）半導体ウェハに、複数の論理ゲート用トランジス
タを有する複数のセルを列設するとともに、これらのセ
ル間に複数の信号用配線を配設する工程と、該半導体ウ
ェハを絶縁膜で被覆する工程と、該絶縁膜に、上記トラ
ンジスタの電極接続用コンタクトホール、および、上記
信号用配線との接続用コンタクトホールを形成する工程
と、を備えた半導体集積回路の製造方法にあって、 上記絶縁膜上に配線用金属層を被着する工程と、この配
線用金属層をパターニングする工程とを備えたことを特
徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31985688A JPH02164064A (ja) | 1988-12-19 | 1988-12-19 | 半導体集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31985688A JPH02164064A (ja) | 1988-12-19 | 1988-12-19 | 半導体集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02164064A true JPH02164064A (ja) | 1990-06-25 |
Family
ID=18114998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31985688A Pending JPH02164064A (ja) | 1988-12-19 | 1988-12-19 | 半導体集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02164064A (ja) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118350A (en) * | 1980-02-21 | 1981-09-17 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit device |
| JPS56138939A (en) * | 1980-03-31 | 1981-10-29 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Master slice type integrated circuit |
| JPS56140647A (en) * | 1980-04-04 | 1981-11-04 | Hitachi Ltd | Semiconductor device |
| JPS5779647A (en) * | 1980-11-05 | 1982-05-18 | Ricoh Co Ltd | Master slice chip |
| JPS58121645A (ja) * | 1982-01-12 | 1983-07-20 | Ricoh Co Ltd | 集積回路装置の相互配線形成方法 |
| JPS5939046A (ja) * | 1982-08-26 | 1984-03-03 | Toshiba Corp | ゲ−トアレイの製造方法 |
-
1988
- 1988-12-19 JP JP31985688A patent/JPH02164064A/ja active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56118350A (en) * | 1980-02-21 | 1981-09-17 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Semiconductor integrated circuit device |
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| JPS5779647A (en) * | 1980-11-05 | 1982-05-18 | Ricoh Co Ltd | Master slice chip |
| JPS58121645A (ja) * | 1982-01-12 | 1983-07-20 | Ricoh Co Ltd | 集積回路装置の相互配線形成方法 |
| JPS5939046A (ja) * | 1982-08-26 | 1984-03-03 | Toshiba Corp | ゲ−トアレイの製造方法 |
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