JPH031838B2 - - Google Patents
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- JPH031838B2 JPH031838B2 JP59258661A JP25866184A JPH031838B2 JP H031838 B2 JPH031838 B2 JP H031838B2 JP 59258661 A JP59258661 A JP 59258661A JP 25866184 A JP25866184 A JP 25866184A JP H031838 B2 JPH031838 B2 JP H031838B2
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- Japan
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- 230000002093 peripheral effect Effects 0.000 claims description 2
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- 239000011159 matrix material Substances 0.000 claims 1
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
-
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-
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- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、フローテイングゲートを有する絶
縁ゲート形メモリトランジスタ群からなる半導体
メモリ装置に関するものである。
縁ゲート形メモリトランジスタ群からなる半導体
メモリ装置に関するものである。
第３図は従来のフローテイングゲートを有する
絶縁ゲート形メモリトランジスタ群からなる半導
体メモリ装置の構造を示す平面図で、第４図ａ〜
ｆは第３図におけるＸ−X′線からみたドレイン
コンタクトホールを含む部分の製造工程を示した
断面図であり、第５図ａ〜ｆは第３図におけるＺ
−Z′線からみたソースコンタクトホールを含む部
分の製造工程を示した断面図である。
絶縁ゲート形メモリトランジスタ群からなる半導
体メモリ装置の構造を示す平面図で、第４図ａ〜
ｆは第３図におけるＸ−X′線からみたドレイン
コンタクトホールを含む部分の製造工程を示した
断面図であり、第５図ａ〜ｆは第３図におけるＺ
−Z′線からみたソースコンタクトホールを含む部
分の製造工程を示した断面図である。
第３図、第４図、第５図において、１は半導体
基板、２は第１ゲート絶縁膜、３は第１ゲート電
極層、４は第２ゲート絶縁膜、５は第２ゲート電
極層、６は絶縁膜であるスムースコート層、７は
フイールド絶縁膜、８は拡散層、９はソースコン
タクトホール、１０はドレインコンタクトホール
である。
基板、２は第１ゲート絶縁膜、３は第１ゲート電
極層、４は第２ゲート絶縁膜、５は第２ゲート電
極層、６は絶縁膜であるスムースコート層、７は
フイールド絶縁膜、８は拡散層、９はソースコン
タクトホール、１０はドレインコンタクトホール
である。
第４図ａに示すように、半導体基板１上に第１
ゲート絶縁膜２を形成する。次に第４図ｂに示す
ように、第１ゲート絶縁膜２上に多結晶シリコン
からなるフローテイングゲート（以下第１ゲート
電極層という）３を被着し、第３図に幅Ｗで示し
ている第１ゲート電極層３を形成する領域を含む
Ｘ−X′方向全体を残して他をエツチングする。
その後、第４図ｃに示すように、第２ゲート絶縁
膜４を形成する。さらに、第４図ｄに示すよう
に、メモリ群の領域全体に多結晶シリコン層から
なるコントロールゲート（以下第２ゲート電極層
という）５を被着する。以上の工程によつて、メ
モリ群領域の能動領域上に第１ゲート絶縁膜２、
第１ゲート電極層３、第２ゲート絶縁膜４、第２
ゲート電極層５からなる４重層を設ける。次に第
４図ｅに示すように、まず、第２ゲート電極層５
の必要部分のみを残すように第２ゲート電極層５
をエツチングし、ついで、このエツチング加工さ
れた第２ゲート電極層５をマスクとして、その直
下にある第２ゲート絶縁膜４、第１ゲート電極層
３、第１ゲート絶縁膜２を順次エツチングしてゲ
ート領域にのみ前記４重層を残す。次に、第４図
ｆに示すように、絶縁膜であるスムーズコート膜
６を設け、その後、ドレインコンタクトホール１
０を形成する。また、拡散層８はアドレス線、デ
ータ線として、ソースコンタクトホール９、ドレ
インコンタクトホール１０およびそれらの近傍に
設けたものである。第４図の場合においては、ド
レインコンタクトホール１０とその近傍との段差
は第４図ｆで示すT1となる。
ゲート絶縁膜２を形成する。次に第４図ｂに示す
ように、第１ゲート絶縁膜２上に多結晶シリコン
からなるフローテイングゲート（以下第１ゲート
電極層という）３を被着し、第３図に幅Ｗで示し
ている第１ゲート電極層３を形成する領域を含む
Ｘ−X′方向全体を残して他をエツチングする。
その後、第４図ｃに示すように、第２ゲート絶縁
膜４を形成する。さらに、第４図ｄに示すよう
に、メモリ群の領域全体に多結晶シリコン層から
なるコントロールゲート（以下第２ゲート電極層
という）５を被着する。以上の工程によつて、メ
モリ群領域の能動領域上に第１ゲート絶縁膜２、
第１ゲート電極層３、第２ゲート絶縁膜４、第２
ゲート電極層５からなる４重層を設ける。次に第
４図ｅに示すように、まず、第２ゲート電極層５
の必要部分のみを残すように第２ゲート電極層５
をエツチングし、ついで、このエツチング加工さ
れた第２ゲート電極層５をマスクとして、その直
下にある第２ゲート絶縁膜４、第１ゲート電極層
３、第１ゲート絶縁膜２を順次エツチングしてゲ
ート領域にのみ前記４重層を残す。次に、第４図
ｆに示すように、絶縁膜であるスムーズコート膜
６を設け、その後、ドレインコンタクトホール１
０を形成する。また、拡散層８はアドレス線、デ
ータ線として、ソースコンタクトホール９、ドレ
インコンタクトホール１０およびそれらの近傍に
設けたものである。第４図の場合においては、ド
レインコンタクトホール１０とその近傍との段差
は第４図ｆで示すT1となる。
これに対し、ソースコンタクトホール９の構成
については第５図ｆに示すようにT3となる。す
なわち、第３図Ｚ−Z′線における断面図である第
５図ａ〜ｆによつてこれを説明する。第５図ａに
おいて、隣接するソースコンタクトホール９の領
域間にフイールド絶縁膜７が第１ゲート絶縁膜２
を形成する以前にすでに存在することおよび第５
図ｂに示すように第１ゲート電極層３がエツチン
グ除去されていることが前述したドレインコンタ
クトホール１０の近傍と異なる。第５図ｅで、必
要な第２ゲート電極層５のみ残すように第２ゲー
ト電極層５をエツチングし、次に、第４図ｅにお
いて述べた方法でエツチングしていく。このと
き、前述したように第１ゲート電極層３が既に除
去されているために、半導体基板１が第１ゲート
絶縁膜２の膜厚以上にエツチングされてしまう。
第５図ｆにおいて、スムースコート膜６を設け、
その後、ソースコンタクトホール９を形成する。
このときソースコンタクトホール９とその近傍と
の段差はT3となる。
については第５図ｆに示すようにT3となる。す
なわち、第３図Ｚ−Z′線における断面図である第
５図ａ〜ｆによつてこれを説明する。第５図ａに
おいて、隣接するソースコンタクトホール９の領
域間にフイールド絶縁膜７が第１ゲート絶縁膜２
を形成する以前にすでに存在することおよび第５
図ｂに示すように第１ゲート電極層３がエツチン
グ除去されていることが前述したドレインコンタ
クトホール１０の近傍と異なる。第５図ｅで、必
要な第２ゲート電極層５のみ残すように第２ゲー
ト電極層５をエツチングし、次に、第４図ｅにお
いて述べた方法でエツチングしていく。このと
き、前述したように第１ゲート電極層３が既に除
去されているために、半導体基板１が第１ゲート
絶縁膜２の膜厚以上にエツチングされてしまう。
第５図ｆにおいて、スムースコート膜６を設け、
その後、ソースコンタクトホール９を形成する。
このときソースコンタクトホール９とその近傍と
の段差はT3となる。
上記のような従来の半導体メモリ装置では、集
積度の向上に伴い、半導体基板１の平面方向微細
化が進むにつれて、半導体基板１の平面に対する
垂直方向の段差はアルミ配線の断線やコンタクト
ホールの形成不良などの原因となる。従来のコン
タクトホール部分の形成においては、ドレインコ
ンタクトホール１０での段差T1よりもソースコ
ンタクトホール９での段差T3の方が大きく、ソ
ースコンタクトホール９が開きにくいという問題
点があつた。
積度の向上に伴い、半導体基板１の平面方向微細
化が進むにつれて、半導体基板１の平面に対する
垂直方向の段差はアルミ配線の断線やコンタクト
ホールの形成不良などの原因となる。従来のコン
タクトホール部分の形成においては、ドレインコ
ンタクトホール１０での段差T1よりもソースコ
ンタクトホール９での段差T3の方が大きく、ソ
ースコンタクトホール９が開きにくいという問題
点があつた。
この発明は、かかる問題点を解決するためにな
されたもので、ソースコンタクトホールの領域お
よびその近傍の構造をかえて段差を少なくするこ
とにより、アルミ配線の断線やコンタクトホール
の形成不良のない半導体メモリ装置を得ることを
目的とする。
されたもので、ソースコンタクトホールの領域お
よびその近傍の構造をかえて段差を少なくするこ
とにより、アルミ配線の断線やコンタクトホール
の形成不良のない半導体メモリ装置を得ることを
目的とする。
この発明に係る半導体メモリ装置は、メモリト
ランジスタ群のドレインコンタクトホールとソー
スコンタクトホールとを同一構造にしてソースコ
ンタクトホール近傍に配置されたコントロールゲ
ートの下層部をドレインコンタクトホール近傍に
配置されたコントロールゲートの下層部と同一構
造にしたものである。
ランジスタ群のドレインコンタクトホールとソー
スコンタクトホールとを同一構造にしてソースコ
ンタクトホール近傍に配置されたコントロールゲ
ートの下層部をドレインコンタクトホール近傍に
配置されたコントロールゲートの下層部と同一構
造にしたものである。
この発明においては、ソースコンタクトホール
とその近傍との段差と、ドレインコンタクトホー
ルとその近傍との段差とが同じになる。
とその近傍との段差と、ドレインコンタクトホー
ルとその近傍との段差とが同じになる。
第１図はこの発明の一実施例を示す平面図であ
り、第２図ａ〜ｆは第１図におけるＹ−Y′線か
らみた製造工程を示した断面図であり、第１図、
第２図の符号１〜１０は第３図、第４図、第５図
と同じものを示している。また、第１図における
Ｘ−X′線からみた断面図は第４図ａ〜ｆに示さ
れている従来例と同一である。
り、第２図ａ〜ｆは第１図におけるＹ−Y′線か
らみた製造工程を示した断面図であり、第１図、
第２図の符号１〜１０は第３図、第４図、第５図
と同じものを示している。また、第１図における
Ｘ−X′線からみた断面図は第４図ａ〜ｆに示さ
れている従来例と同一である。
第２図ａにおいて、従来のソースコンタクトホ
ール９の近傍まであつたフイールド絶縁膜７の領
域を前記ソースコンタクトホール９の近傍に形成
される第２ゲート電極層５と重ならない位置まで
形成させる。第１ゲート絶縁膜２を形成後、第２
図ｂにおいて、第１ゲート電極層３を被着する。
従来、第１ゲート電極層３はドレインコンタクト
ホール１０の領域を通過する第３図中の幅Ｗの間
隔で形成する第１ゲート電極層３の領域を含むＸ
−X′方向全体だけを残し、他はエツチングされ
ていたが、この実施例では、ソースコンタクトホ
ール９の領域を通過する第１図に示すＹ−Y′方
向にも幅Ｓの形状で残している。第２図ｃにおい
て、第２ゲート絶縁膜４を形成後、第２図ｄのよ
うに、メモリ群領域全体に第２ゲート電極層５を
被着する。以下、従来の方法と同様にして、アド
レス線、データ線として、ソースコンタクトホー
ル９、ドレインコンタクトホール１０および前記
２つのコンタクトホールの近傍に拡散層８を設
け、ドレインコンタクトホール１０、ソースコン
タクトホール９を形成する。第２図ｆに示すよう
に、ソースコンタクトホール９とその近傍との段
差はT2となり、これは第４図ｆに示すドレイン
コンタクトホール１０とその近傍との段差T1と
同じ大きさである。
ール９の近傍まであつたフイールド絶縁膜７の領
域を前記ソースコンタクトホール９の近傍に形成
される第２ゲート電極層５と重ならない位置まで
形成させる。第１ゲート絶縁膜２を形成後、第２
図ｂにおいて、第１ゲート電極層３を被着する。
従来、第１ゲート電極層３はドレインコンタクト
ホール１０の領域を通過する第３図中の幅Ｗの間
隔で形成する第１ゲート電極層３の領域を含むＸ
−X′方向全体だけを残し、他はエツチングされ
ていたが、この実施例では、ソースコンタクトホ
ール９の領域を通過する第１図に示すＹ−Y′方
向にも幅Ｓの形状で残している。第２図ｃにおい
て、第２ゲート絶縁膜４を形成後、第２図ｄのよ
うに、メモリ群領域全体に第２ゲート電極層５を
被着する。以下、従来の方法と同様にして、アド
レス線、データ線として、ソースコンタクトホー
ル９、ドレインコンタクトホール１０および前記
２つのコンタクトホールの近傍に拡散層８を設
け、ドレインコンタクトホール１０、ソースコン
タクトホール９を形成する。第２図ｆに示すよう
に、ソースコンタクトホール９とその近傍との段
差はT2となり、これは第４図ｆに示すドレイン
コンタクトホール１０とその近傍との段差T1と
同じ大きさである。
なお、この半導体基板１には、図示していない
が、アドレスバツフアとアドレスデコーダとデー
タの入出力回路とを含む周辺回路等を搭載してい
ることはいうまでもないことである。
が、アドレスバツフアとアドレスデコーダとデー
タの入出力回路とを含む周辺回路等を搭載してい
ることはいうまでもないことである。
この発明は以上説明したとおり、メモリトラン
ジスタ群のドレインコンタクトホールとソースコ
ンタクトホールとを同一構造にして、ソースコン
タクトホール近傍に配置されたコントロールゲー
トの下層部をドレインコンタクトホール近傍のコ
ントロールゲートの下層部と同一の構造にしたの
で、工程数を増加させることなく、ソースコンタ
クトホールとその近傍との段差を、ドレインコン
タクトホールとその近傍との段差と同じにするこ
とができるために、ソースコンタクトホールの形
成不良や、アルミ配線の断線不良が改善されると
いう効果がある。
ジスタ群のドレインコンタクトホールとソースコ
ンタクトホールとを同一構造にして、ソースコン
タクトホール近傍に配置されたコントロールゲー
トの下層部をドレインコンタクトホール近傍のコ
ントロールゲートの下層部と同一の構造にしたの
で、工程数を増加させることなく、ソースコンタ
クトホールとその近傍との段差を、ドレインコン
タクトホールとその近傍との段差と同じにするこ
とができるために、ソースコンタクトホールの形
成不良や、アルミ配線の断線不良が改善されると
いう効果がある。
第１図はこの発明の一実施例である半導体メモ
リ装置の平面図、第２図ａ〜ｆは第１図のＹ−
Y′線における製造工程を示す断面図、第３図は
従来の半導体メモリ装置の平面図、第４図ａ〜ｆ
は第３図のＸ−X′線における製造工程を示す断
面図、第５図ａ〜ｆは第３図のＺ−Z′線における
製造工程を示す断面図である。 図において、１は半導体基板、２は第１ゲート
絶縁膜、３は第１ゲート電極層、４は第２ゲート
絶縁膜、５は第２ゲート電極層、６はスムースコ
ート膜、７はフイールド絶縁膜、８は拡散層、９
はソースコンタクトホール、１０はドレインコン
タクトホールである。なお、各図中同一符号は同
一または相当部分を示す。
リ装置の平面図、第２図ａ〜ｆは第１図のＹ−
Y′線における製造工程を示す断面図、第３図は
従来の半導体メモリ装置の平面図、第４図ａ〜ｆ
は第３図のＸ−X′線における製造工程を示す断
面図、第５図ａ〜ｆは第３図のＺ−Z′線における
製造工程を示す断面図である。 図において、１は半導体基板、２は第１ゲート
絶縁膜、３は第１ゲート電極層、４は第２ゲート
絶縁膜、５は第２ゲート電極層、６はスムースコ
ート膜、７はフイールド絶縁膜、８は拡散層、９
はソースコンタクトホール、１０はドレインコン
タクトホールである。なお、各図中同一符号は同
一または相当部分を示す。
Claims (1)
- １ 電荷を保持することにより情報の記憶を行う
フローテイングゲートと、ソースと、ドレイン
と、コントロールゲートとを備えた電界効果型メ
モリトランジスタをマトリクス状に配列したメモ
リトランジスタ群と、アドレスバツフアと、アド
レスデコーダと、データの入出力回路とを含む周
辺回路によつて構成される半導体メモリ装置にお
いて、前記メモリトランジスタ群のドレインコン
タクトホールとソースコンタクトホールとを同一
構造にして、前記ソースコンタクトホール近傍に
配置されたコントロールゲートの下層部を前記ド
レインコンタクトホール近傍に配置されたコント
ロールゲートの下層部と同一構造にしたことを特
徴とする半導体メモリ装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258661A JPS61135165A (ja) | 1984-12-05 | 1984-12-05 | 半導体メモリ装置 |
| US06/801,805 US4707717A (en) | 1984-12-05 | 1985-11-26 | Semiconductor memory device |
| DE3542939A DE3542939C2 (de) | 1984-12-05 | 1985-12-04 | Verfahren zur Herstellung eines Speicherbauelements |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59258661A JPS61135165A (ja) | 1984-12-05 | 1984-12-05 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61135165A JPS61135165A (ja) | 1986-06-23 |
| JPH031838B2 true JPH031838B2 (ja) | 1991-01-11 |
Family
ID=17323342
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59258661A Granted JPS61135165A (ja) | 1984-12-05 | 1984-12-05 | 半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4707717A (ja) |
| JP (1) | JPS61135165A (ja) |
| DE (1) | DE3542939C2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4853341A (en) * | 1987-03-25 | 1989-08-01 | Mitsubishi Denki Kabushiki Kaisha | Process for forming electrodes for semiconductor devices using focused ion beams |
| US4948749A (en) * | 1987-03-25 | 1990-08-14 | Mitsubishi Denki Kabushiki Kaisha | Process for forming electrodes for semiconductor devices |
| JP2765583B2 (ja) * | 1988-10-20 | 1998-06-18 | 株式会社リコー | 半導体メモリ装置 |
| FR2638285B1 (fr) * | 1988-10-25 | 1992-06-19 | Commissariat Energie Atomique | Circuit integre a haute densite d'integration tel que memoire eprom et procede d'obtention correspondant |
| US5336628A (en) * | 1988-10-25 | 1994-08-09 | Commissariat A L'energie Atomique | Method for fabricating semiconductor memory device |
| JP2006054283A (ja) * | 2004-08-11 | 2006-02-23 | Nec Electronics Corp | 不揮発性半導体記憶装置，及びその製造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4289834A (en) * | 1977-10-20 | 1981-09-15 | Ibm Corporation | Dense dry etched multi-level metallurgy with non-overlapped vias |
| JPS56116670A (en) * | 1980-02-20 | 1981-09-12 | Hitachi Ltd | Semiconductor integrated circuit device and manufacture thereof |
| JPS56120166A (en) * | 1980-02-27 | 1981-09-21 | Hitachi Ltd | Semiconductor ic device and manufacture thereof |
| US4380113A (en) * | 1980-11-17 | 1983-04-19 | Signetics Corporation | Process for fabricating a high capacity memory cell |
| US4653026A (en) * | 1981-08-12 | 1987-03-24 | Hitachi, Ltd. | Nonvolatile memory device or a single crystal silicon film |
| JPS5887876A (ja) * | 1981-11-20 | 1983-05-25 | Nec Corp | 半導体装置 |
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