JP2913750B2 - 半導体メモリ集積回路装置及びその製造方法 - Google Patents
半導体メモリ集積回路装置及びその製造方法Info
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- JP2913750B2 JP2913750B2 JP2107069A JP10706990A JP2913750B2 JP 2913750 B2 JP2913750 B2 JP 2913750B2 JP 2107069 A JP2107069 A JP 2107069A JP 10706990 A JP10706990 A JP 10706990A JP 2913750 B2 JP2913750 B2 JP 2913750B2
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体基板にメモリセルアレイ及び周辺回路
が形成された半導体メモリ集積回路装置及びその製造方
法に関する。
が形成された半導体メモリ集積回路装置及びその製造方
法に関する。
［従来の技術］ 通常、半導体メモリ集積回路装置においては、個別の
アクティブ素子を相互に接続して所望の回路を形成する
ために、半導体基板上に２乃至５層の配線層が形成され
ている。
アクティブ素子を相互に接続して所望の回路を形成する
ために、半導体基板上に２乃至５層の配線層が形成され
ている。
第２図（ａ）及び（ｂ）は従来の半導体メモリ集積回
路装置を示す断面図である。但し、第２図（ａ）はMOS
型DRAM（Dynamic Ramdom Access read write Memory）
メモリセルアレイ領域における断面図であり、第２図
（ｂ）はMOS型電界効果トランジスタを有する周辺回路
領域を示す断面図である。Ｐ型半導体基板１はその表面
に形成された素子領域分離用酸化膜14により複数の素子
領域に分割されている。
路装置を示す断面図である。但し、第２図（ａ）はMOS
型DRAM（Dynamic Ramdom Access read write Memory）
メモリセルアレイ領域における断面図であり、第２図
（ｂ）はMOS型電界効果トランジスタを有する周辺回路
領域を示す断面図である。Ｐ型半導体基板１はその表面
に形成された素子領域分離用酸化膜14により複数の素子
領域に分割されている。
第２図（ａ）に示すように、メモリセルアレイ領域に
おいては、基板１の表面に電荷蓄積領域２及びソース・
ドレイン領域9,10がいずれも所定のパターンで形成され
ている。電荷蓄積領域２の上方には、絶縁膜15を介して
容量対極電極３が形成されており、電荷蓄積領域２、絶
縁膜15及び容量対極電極３により、キャパシタが構成さ
れている。また、各ソース・ドレイン領域9,10間の基板
１上には、アクセストランジスタ及びメモリセルを構成
するトランジスタのゲート電極４が所定のパターンで形
成されている。なお、電荷蓄積領域２と接続したソース
・ドレイン領域９はアクセストランジスタのソース又は
ドレインであり、このアクセストランジスタのゲート電
極４はワード線としても作用する。
おいては、基板１の表面に電荷蓄積領域２及びソース・
ドレイン領域9,10がいずれも所定のパターンで形成され
ている。電荷蓄積領域２の上方には、絶縁膜15を介して
容量対極電極３が形成されており、電荷蓄積領域２、絶
縁膜15及び容量対極電極３により、キャパシタが構成さ
れている。また、各ソース・ドレイン領域9,10間の基板
１上には、アクセストランジスタ及びメモリセルを構成
するトランジスタのゲート電極４が所定のパターンで形
成されている。なお、電荷蓄積領域２と接続したソース
・ドレイン領域９はアクセストランジスタのソース又は
ドレインであり、このアクセストランジスタのゲート電
極４はワード線としても作用する。
ゲート電極４上には第１の層間絶縁膜７が形成されて
いる。そして、この第１の層間絶縁膜７上にはディジッ
ト線として作用するシリサイド配線５が所定のパターン
で形成されている。このシリサイド配線５は、第１の層
間絶縁膜７に選択的に形成されたコンタクトホール11を
介して、ソース・ドレイン領域10に接続されている。
いる。そして、この第１の層間絶縁膜７上にはディジッ
ト線として作用するシリサイド配線５が所定のパターン
で形成されている。このシリサイド配線５は、第１の層
間絶縁膜７に選択的に形成されたコンタクトホール11を
介して、ソース・ドレイン領域10に接続されている。
シリサイド配線５上には第２の層間絶縁膜８が形成さ
れている。そして、この第２の層間絶縁膜８上には、ゲ
ート電極４にそってアルミニウム配線６が形成されてい
る。このアルミニウム配線６は、第１の層間絶縁膜７及
び第２の層間絶縁膜８に選択的に形成されたコンパクト
ホール（図示せず）を介して、ゲート電極４に接続され
ている。このアルミニウム配線６により、ゲート電極４
の抵抗値が低減されている。
れている。そして、この第２の層間絶縁膜８上には、ゲ
ート電極４にそってアルミニウム配線６が形成されてい
る。このアルミニウム配線６は、第１の層間絶縁膜７及
び第２の層間絶縁膜８に選択的に形成されたコンパクト
ホール（図示せず）を介して、ゲート電極４に接続され
ている。このアルミニウム配線６により、ゲート電極４
の抵抗値が低減されている。
一方、周辺回路領域においては、第２図（ｂ）に示す
ように、基板１の表面にソース・ドレイン領域9,10が形
成されており、このソース・ドレイン領域9,10間の基板
１上には絶縁膜15を介してゲート電極４が形成されてい
る。そして、このゲート電極４上には第１の層間絶縁膜
７が形成されている。
ように、基板１の表面にソース・ドレイン領域9,10が形
成されており、このソース・ドレイン領域9,10間の基板
１上には絶縁膜15を介してゲート電極４が形成されてい
る。そして、このゲート電極４上には第１の層間絶縁膜
７が形成されている。
この第１の層間絶縁膜７上にはシリサイド配線５が選
択的に形成されており、このシリサイド配線５は第１の
層間絶縁膜７に選択的に形成されたコンタクトホール12
を介して、ソース・ドレイン領域９に接続されている。
また、シリサイド配線５及び第１の層間絶縁膜７上に
は、第２の層間絶縁膜８が形成されている。そして、こ
の第２の層間絶縁膜８上には、アルミニウム配線６が所
定のパターンで形成されている。このアルミニウム配線
６は、第１の層間絶縁膜７及び第２の層間絶縁膜８に選
択的に形成されたコンタクトホール13を介して、ソース
・ドレイン領域10に接続されている。
択的に形成されており、このシリサイド配線５は第１の
層間絶縁膜７に選択的に形成されたコンタクトホール12
を介して、ソース・ドレイン領域９に接続されている。
また、シリサイド配線５及び第１の層間絶縁膜７上に
は、第２の層間絶縁膜８が形成されている。そして、こ
の第２の層間絶縁膜８上には、アルミニウム配線６が所
定のパターンで形成されている。このアルミニウム配線
６は、第１の層間絶縁膜７及び第２の層間絶縁膜８に選
択的に形成されたコンタクトホール13を介して、ソース
・ドレイン領域10に接続されている。
なお、通常、周辺回路領域には、アルミニウム配線６
と基板１の表面に形成されたソース・ドレイン領域9,10
等とのコンタクトが多く形成されている。
と基板１の表面に形成されたソース・ドレイン領域9,10
等とのコンタクトが多く形成されている。
次に、上述した半導体メモリ集積回路装置の製造方法
について説明する。
について説明する。
先ず、半導体基板１の表面に素子分離用の酸化膜14、
電荷蓄積領域２及びソース・ドレイン領域9,10を形成す
ると共に、基板１上に絶縁膜15、容量対極電極３及びゲ
ート電極４を形成する。
電荷蓄積領域２及びソース・ドレイン領域9,10を形成す
ると共に、基板１上に絶縁膜15、容量対極電極３及びゲ
ート電極４を形成する。
次に、基板１上の全面に第１の層間絶縁膜７を形成す
る。そして、この第１の層間絶縁膜７の所定領域に、ソ
ース・ドレイン領域9,10に夫々到達するコンタクトホー
ル12,11を形成する。
る。そして、この第１の層間絶縁膜７の所定領域に、ソ
ース・ドレイン領域9,10に夫々到達するコンタクトホー
ル12,11を形成する。
次に、第１の層間絶縁膜７上に、このコンタクトホー
ル11,12を埋め込むようにしてシリサイド膜を形成し、
その後このシリサイド膜を所定の形状にパターニングし
て、シリサイド配線５を形成する。
ル11,12を埋め込むようにしてシリサイド膜を形成し、
その後このシリサイド膜を所定の形状にパターニングし
て、シリサイド配線５を形成する。
次に、基板１上の全面に第２の層間絶縁膜８を形成す
る。その後、この第２の層間絶縁膜８の表面からソース
・ドレイン領域10に到達するコンタクトホール13を選択
的に形成する。
る。その後、この第２の層間絶縁膜８の表面からソース
・ドレイン領域10に到達するコンタクトホール13を選択
的に形成する。
次いで、基板１上の全面にコンタクトホール13を埋め
込むようにしてアルミニウム膜を形成し、このアルミニ
ウム膜を所定の形状に成形することによりアルミニウム
配線６を形成する。これにより、上述の半導体メモリ集
積回路装置が完成する。
込むようにしてアルミニウム膜を形成し、このアルミニ
ウム膜を所定の形状に成形することによりアルミニウム
配線６を形成する。これにより、上述の半導体メモリ集
積回路装置が完成する。
このように、従来の半導体メモリ集積回路装置におい
ては、メモリセルアレイ領域及び周辺回路領域の第１の
層間絶縁膜７及び第２の層間絶縁膜８は同一の製造工程
で形成される。従って、メモリセルアレイ領域及び周辺
回路領域において、第１の層間絶縁膜７及び第２の層間
絶縁膜８の平均膜厚及び膜質は同一である。
ては、メモリセルアレイ領域及び周辺回路領域の第１の
層間絶縁膜７及び第２の層間絶縁膜８は同一の製造工程
で形成される。従って、メモリセルアレイ領域及び周辺
回路領域において、第１の層間絶縁膜７及び第２の層間
絶縁膜８の平均膜厚及び膜質は同一である。
［発明が解決しようとする課題］ しかしながら、上述した従来の半導体メモリ集積回路
装置には下記に示す問題点がある。
装置には下記に示す問題点がある。
つまり、近年、素子の微細化に伴って縦方向の膜厚の
縮小が望まれている。しかし、メモリセルアレイ領域に
おいて、ディジット線（シリサイド配線５）の容量C
Dと、セルストレージ容量CSとの比CD/CSを小さくして装
置を高速化し、動作マージンを増大させるためには、デ
ィジット線と他の配線とのカップル容量を定点する必要
があり、このため、第１及び第２の層間絶縁膜7,8の膜
厚を厚くすることが好ましい。
縮小が望まれている。しかし、メモリセルアレイ領域に
おいて、ディジット線（シリサイド配線５）の容量C
Dと、セルストレージ容量CSとの比CD/CSを小さくして装
置を高速化し、動作マージンを増大させるためには、デ
ィジット線と他の配線とのカップル容量を定点する必要
があり、このため、第１及び第２の層間絶縁膜7,8の膜
厚を厚くすることが好ましい。
一方、周辺回路領域においては、層間絶縁膜7,8を厚
く形成すると、コンタクトホール13におけるアルミニウ
ム配線６の被覆性が劣化して、アルミニウム配線６が断
線しやすくなる。
く形成すると、コンタクトホール13におけるアルミニウ
ム配線６の被覆性が劣化して、アルミニウム配線６が断
線しやすくなる。
従って、従来の半導体メモリ集積回路装置には、メモ
リセルアレイの高速化のために層間絶縁膜を厚膜化しよ
うとすると、メモリデバイスの製造歩留り及び信頼性の
低下を招来し、メモリデバイスの製造歩留り及び信頼性
を向上させるために層間絶縁膜の膜厚を薄くしようとす
ると、動作速度及び動作マージンが低下するという問題
点がある。
リセルアレイの高速化のために層間絶縁膜を厚膜化しよ
うとすると、メモリデバイスの製造歩留り及び信頼性の
低下を招来し、メモリデバイスの製造歩留り及び信頼性
を向上させるために層間絶縁膜の膜厚を薄くしようとす
ると、動作速度及び動作マージンが低下するという問題
点がある。
本発明はかかる問題点に鑑みてなされたものであっ
て、ディジット線と他の配線とのカップル容量が少なく
高速動作が可能であって動作マージンが大きいと共に、
コンタクトホール部における断線が抑制されて製造歩留
り及び信頼性が高い半導体メモリ集積回路装置及びその
製造方法を提供することを目的とする。
て、ディジット線と他の配線とのカップル容量が少なく
高速動作が可能であって動作マージンが大きいと共に、
コンタクトホール部における断線が抑制されて製造歩留
り及び信頼性が高い半導体メモリ集積回路装置及びその
製造方法を提供することを目的とする。
［課題を解決するための手段］ 本発明に係る半導体メモリ集積回路装置は、メモリセ
ルアレイが形成されたメモリセルアレイ領域及び周辺回
路が形成された周辺回路領域を有する半導体メモリセル
集積回路装置において、前記メモリセルアレイ領域にお
けるディジット線を形成する配線を絶縁する上下の層間
絶縁膜の各平均膜厚は前記周辺回路領域における層間絶
縁膜の平均膜厚より厚いことを特徴とする。
ルアレイが形成されたメモリセルアレイ領域及び周辺回
路が形成された周辺回路領域を有する半導体メモリセル
集積回路装置において、前記メモリセルアレイ領域にお
けるディジット線を形成する配線を絶縁する上下の層間
絶縁膜の各平均膜厚は前記周辺回路領域における層間絶
縁膜の平均膜厚より厚いことを特徴とする。
本発明に係る半導体メモリ集積回路装置の製造方法
は、メモリセルアレイが配置されるメモリセルアレイ領
域及び周辺回路が配置される周辺回路領域を有する半導
体メモリセル集積回路装置の製造方法において、半導体
基板上に絶縁膜を介して第１の配線層を形成する工程
と、この第１の配線層上に層間絶縁膜を形成する工程
と、前記メモリセルアレイ領域の前記層間絶縁膜直上に
レジストマスクをパターン形成する工程と、エッチング
バックにより前記周辺回路領域の層間絶縁膜の膜厚を減
少させて前記メモリセルアレイ領域の層間絶縁膜の膜厚
を前記周辺回路領域の層間絶縁膜の膜厚の平均膜厚より
厚くする工程と、前記レジスト膜を除去する工程と、前
記層間絶縁膜上に第２の配線層を形成する工程とを有す
ることを特徴とする。
は、メモリセルアレイが配置されるメモリセルアレイ領
域及び周辺回路が配置される周辺回路領域を有する半導
体メモリセル集積回路装置の製造方法において、半導体
基板上に絶縁膜を介して第１の配線層を形成する工程
と、この第１の配線層上に層間絶縁膜を形成する工程
と、前記メモリセルアレイ領域の前記層間絶縁膜直上に
レジストマスクをパターン形成する工程と、エッチング
バックにより前記周辺回路領域の層間絶縁膜の膜厚を減
少させて前記メモリセルアレイ領域の層間絶縁膜の膜厚
を前記周辺回路領域の層間絶縁膜の膜厚の平均膜厚より
厚くする工程と、前記レジスト膜を除去する工程と、前
記層間絶縁膜上に第２の配線層を形成する工程とを有す
ることを特徴とする。
［作用］ 本発明においては、メモリセルアレイ領域における層
間絶縁膜の平均膜厚が周辺回路領域における層間絶縁膜
の平均膜厚の1.2倍以上となっている。本願発明者等は
ディジット線と他の配線とのカップル容量を低減すると
共に、コンタクトホール部におけるアルミニウム配線の
被覆性を向上させるために、種々実験検討を行なった。
その結果、メモリセルアレイ領域における層間絶縁膜の
平均膜厚を周辺回路領域における層間絶縁膜の平均膜厚
の1.2倍以上とすることにより、ディンジット線のカッ
プル容量を低減しつつコンタクト部の被覆性を向上でき
ることが判明した。本発明はこのような実験結果に基づ
いてなされたものである。従って、メモリセルアレイ領
域の層間絶縁膜の平均膜厚は、周辺回路領域の層間絶縁
膜の平均膜厚の1.2倍以上の厚さとする。
間絶縁膜の平均膜厚が周辺回路領域における層間絶縁膜
の平均膜厚の1.2倍以上となっている。本願発明者等は
ディジット線と他の配線とのカップル容量を低減すると
共に、コンタクトホール部におけるアルミニウム配線の
被覆性を向上させるために、種々実験検討を行なった。
その結果、メモリセルアレイ領域における層間絶縁膜の
平均膜厚を周辺回路領域における層間絶縁膜の平均膜厚
の1.2倍以上とすることにより、ディンジット線のカッ
プル容量を低減しつつコンタクト部の被覆性を向上でき
ることが判明した。本発明はこのような実験結果に基づ
いてなされたものである。従って、メモリセルアレイ領
域の層間絶縁膜の平均膜厚は、周辺回路領域の層間絶縁
膜の平均膜厚の1.2倍以上の厚さとする。
また、本発明方法においては、半導体基板上に層間絶
縁膜を形成した後、メモリセルアレイ領域の層間絶縁膜
上にレジスト膜を形成し、その後前記層間絶縁膜をエッ
チングバックする。これにより、メモリセルアレイ領域
の層間絶縁膜を周辺回路領域の層間絶縁膜に比して1.2
倍以上の厚さに形成することができる。
縁膜を形成した後、メモリセルアレイ領域の層間絶縁膜
上にレジスト膜を形成し、その後前記層間絶縁膜をエッ
チングバックする。これにより、メモリセルアレイ領域
の層間絶縁膜を周辺回路領域の層間絶縁膜に比して1.2
倍以上の厚さに形成することができる。
［実施例］ 次に、本発明の実施例について添付の図面を参照して
説明する。
説明する。
第１図（ａ）及び（ｂ）は本発明の実施例に係る半導
体メモリ集積回路装置を示す断面図である。但し、第１
図（ａ）はメモリセルアレイ領域における断面図であ
り、第１図（ｂ）は周辺回路領域における断面図であ
る。
体メモリ集積回路装置を示す断面図である。但し、第１
図（ａ）はメモリセルアレイ領域における断面図であ
り、第１図（ｂ）は周辺回路領域における断面図であ
る。
本実施例が従来と異なる点は層間絶縁膜の厚さがメモ
リセルアレイ領域と周辺回路領域とで異なることにあ
り、その他の構造は基本的には従来と同様であるので、
第１図（ａ）及び（ｂ）において第２図（ａ）及び
（ｂ）と同一物には同一符号を付してその詳しい説明は
省略する。
リセルアレイ領域と周辺回路領域とで異なることにあ
り、その他の構造は基本的には従来と同様であるので、
第１図（ａ）及び（ｂ）において第２図（ａ）及び
（ｂ）と同一物には同一符号を付してその詳しい説明は
省略する。
本実施例においては、メモリセルアレイ領域の第１の
層間絶縁膜7a及び第２の層間絶縁膜8aの平均膜厚が、第
２図（ａ）に示す従来の半導体メモリ集積回路装置の層
間絶縁膜7,8の約２倍の厚さで形成されている。これに
より、ディジット線として作用するシリサイド配線５の
寄生容量が、従来に比して半減される。なお、コンタク
トホール11は第１の層間絶縁膜7aにラウンドエッチング
を施すことにより形成されており、その壁面はなだらか
な傾斜面になっている。従って、コンタクトホール11に
おけるシリサイド配線５の被覆性は良好であり、シリサ
イド配線５とソース・ドレイン領域10とは確実に接続さ
れている。
層間絶縁膜7a及び第２の層間絶縁膜8aの平均膜厚が、第
２図（ａ）に示す従来の半導体メモリ集積回路装置の層
間絶縁膜7,8の約２倍の厚さで形成されている。これに
より、ディジット線として作用するシリサイド配線５の
寄生容量が、従来に比して半減される。なお、コンタク
トホール11は第１の層間絶縁膜7aにラウンドエッチング
を施すことにより形成されており、その壁面はなだらか
な傾斜面になっている。従って、コンタクトホール11に
おけるシリサイド配線５の被覆性は良好であり、シリサ
イド配線５とソース・ドレイン領域10とは確実に接続さ
れている。
一方、周辺回路領域においては、第１の層間絶縁膜7b
及び第２の層間絶縁膜8bの平均膜厚が、第２図（ｂ）に
示す従来の半導体メモリ集積回路装置の層間絶縁膜7,8
の平均膜厚の約1/2になっている。このため、コンタク
トホール13を介してソース・ドレイン領域10に接続され
たアルミニウム配線６の被覆性も良好であり、アルミニ
ウム配線６の断線が抑制される。
及び第２の層間絶縁膜8bの平均膜厚が、第２図（ｂ）に
示す従来の半導体メモリ集積回路装置の層間絶縁膜7,8
の平均膜厚の約1/2になっている。このため、コンタク
トホール13を介してソース・ドレイン領域10に接続され
たアルミニウム配線６の被覆性も良好であり、アルミニ
ウム配線６の断線が抑制される。
このように、本実施例においては、メモリセルアレイ
領域の層間絶縁膜7a,8aの平均膜厚は周辺回路領域の層
間絶縁膜7b,8bの平均膜厚の約４倍の厚さになってい
る。このため、メモリセルアレイ領域においてはディジ
ット線と他の配線とのカップル容量が低く、メモリセル
の動作が高速化されると共に、動作マージンが大きい。
また、周辺回路領域においては、コンタクトホール13部
のアルミニウム配線６の被覆性が良好である。
領域の層間絶縁膜7a,8aの平均膜厚は周辺回路領域の層
間絶縁膜7b,8bの平均膜厚の約４倍の厚さになってい
る。このため、メモリセルアレイ領域においてはディジ
ット線と他の配線とのカップル容量が低く、メモリセル
の動作が高速化されると共に、動作マージンが大きい。
また、周辺回路領域においては、コンタクトホール13部
のアルミニウム配線６の被覆性が良好である。
次に、本実施例に係る半導体メモリ集積回路装置の製
造方法について説明する。
造方法について説明する。
先ず、従来と同様に、Ｐ型半導体基板１の表面に素子
分離用の酸化膜14、N+型電荷蓄積領域２及びN+型ソース
・ドレイン領域9,10を形成すると共に、基板１上に絶縁
膜15、ポリシリコンからなる容量対極電極３及びゲート
電極４を形成する。
分離用の酸化膜14、N+型電荷蓄積領域２及びN+型ソース
・ドレイン領域9,10を形成すると共に、基板１上に絶縁
膜15、ポリシリコンからなる容量対極電極３及びゲート
電極４を形成する。
次に、基板１上の全面に、第１の層間絶縁膜7aを従来
の約２倍の厚さで形成する。そして、メモリセルアレイ
領域の第１の層間絶縁膜7a上にのみレジストマスクを形
成し、第１の層間絶縁膜7aに対してエッチングバックを
施すことにより、周辺回路領域に従来の層間絶縁膜の約
1/2の厚さの層間絶縁膜7bを形成する。
の約２倍の厚さで形成する。そして、メモリセルアレイ
領域の第１の層間絶縁膜7a上にのみレジストマスクを形
成し、第１の層間絶縁膜7aに対してエッチングバックを
施すことにより、周辺回路領域に従来の層間絶縁膜の約
1/2の厚さの層間絶縁膜7bを形成する。
次に、前記レジストマスクを除去した後、層間絶縁膜
7a,7bの所定領域に、ソース・ドレイン領域9,10に夫々
到達するコンタクトホール11,12を形成する。このと
き、メモリセルアレイ領域においては、ラウンドエッチ
ングを施すことにより、なだらかな傾斜面を有するコン
タクトホール11を形成する。
7a,7bの所定領域に、ソース・ドレイン領域9,10に夫々
到達するコンタクトホール11,12を形成する。このと
き、メモリセルアレイ領域においては、ラウンドエッチ
ングを施すことにより、なだらかな傾斜面を有するコン
タクトホール11を形成する。
次に、層間絶縁膜7a,7b上に、コンタクトホール11,12
を埋め込むようにしてシリサイド膜を形成し、その後こ
のシリサイド膜を所定の形状にパターニングして、シリ
サイド配線５を形成する。
を埋め込むようにしてシリサイド膜を形成し、その後こ
のシリサイド膜を所定の形状にパターニングして、シリ
サイド配線５を形成する。
次に、基板１上の全面に第２の層間絶縁膜8aを従来の
層間絶縁膜の約２倍の厚さで形成する。そして、メモリ
セルアレイ領域の第２の層間絶縁膜8a上にのみレジスト
マスクを形成し、第２の層間絶縁膜8aに対してエッチン
グバックを施すことにより、周辺回路領域に従来の約1/
2の膜厚の層間絶縁膜8bを形成する。その後、前記レジ
ストマスクを除去する。
層間絶縁膜の約２倍の厚さで形成する。そして、メモリ
セルアレイ領域の第２の層間絶縁膜8a上にのみレジスト
マスクを形成し、第２の層間絶縁膜8aに対してエッチン
グバックを施すことにより、周辺回路領域に従来の約1/
2の膜厚の層間絶縁膜8bを形成する。その後、前記レジ
ストマスクを除去する。
次に、周辺回路領域の第２の層間絶縁膜8bの表面から
ソース・ドレイン領域10に到達するコンタクトホール13
を選択的に形成する。
ソース・ドレイン領域10に到達するコンタクトホール13
を選択的に形成する。
次いで、基板１上の全面にコンタクトホール13を埋め
込むようにしてアルミニウム膜を形成し、このアルミニ
ウム膜を所定の形状に成形することによりアルミニウム
配線６を形成する。これにより、本実施例に係る半導体
メモリ集積回路装置が完成する。
込むようにしてアルミニウム膜を形成し、このアルミニ
ウム膜を所定の形状に成形することによりアルミニウム
配線６を形成する。これにより、本実施例に係る半導体
メモリ集積回路装置が完成する。
［発明の効果］ 以上説明したように本発明によれば、メモリセルアレ
イ領域の層間絶縁膜の厚さが周辺回路領域の層間絶縁膜
の厚さの1.2倍以上に厚く形成されているから、ディジ
ット線の寄生容量が低減されると共に、コンタクトホー
ルを埋め込むようにして形成される配線の被覆性が向上
する。従って、半導体メモリ集積回路装置の高速化及び
高密度化が達成されると共に、信頼性が向上するという
効果を奏する。
イ領域の層間絶縁膜の厚さが周辺回路領域の層間絶縁膜
の厚さの1.2倍以上に厚く形成されているから、ディジ
ット線の寄生容量が低減されると共に、コンタクトホー
ルを埋め込むようにして形成される配線の被覆性が向上
する。従って、半導体メモリ集積回路装置の高速化及び
高密度化が達成されると共に、信頼性が向上するという
効果を奏する。
また、本発明方法によれば、層間絶縁膜を形成した
後、メモリセルアレイ領域にレジストマスクを形成し、
周辺回路領域の層間絶縁膜をエッチングバックするか
ら、上述の高速化及び高密度化された高信頼性の半導体
メモリ集積装置を容易に形成することができる。
後、メモリセルアレイ領域にレジストマスクを形成し、
周辺回路領域の層間絶縁膜をエッチングバックするか
ら、上述の高速化及び高密度化された高信頼性の半導体
メモリ集積装置を容易に形成することができる。
第１図（ａ）及び（ｂ）は本発明の実施例に係る半導体
メモリ集積回路装置を示す断面図、第２図（ａ）及び
（ｂ）は従来の半導体メモリ集積回路装置を示す断面図
である。 1;半導体基板、2;電荷蓄積領域、3;容量対極電極、4;ゲ
ート電極、5;シリサイド配線、6;アルミニウム配線、7,
7a,7b;第１の層間絶縁膜、8,8a,8b;第２の層間絶縁膜、
9,10;ソース・ドレイン領域、11,12,13;コンタクトホー
ル、14;酸化膜、15;絶縁膜
メモリ集積回路装置を示す断面図、第２図（ａ）及び
（ｂ）は従来の半導体メモリ集積回路装置を示す断面図
である。 1;半導体基板、2;電荷蓄積領域、3;容量対極電極、4;ゲ
ート電極、5;シリサイド配線、6;アルミニウム配線、7,
7a,7b;第１の層間絶縁膜、8,8a,8b;第２の層間絶縁膜、
9,10;ソース・ドレイン領域、11,12,13;コンタクトホー
ル、14;酸化膜、15;絶縁膜
Claims (2)
- 【請求項１】メモリセルアレイが形成されたメモリセル
アレイ領域多び周辺回路が形成された周辺回路領域を有
する半導体メモリセル集積回路装置において、前記メモ
リセルアレイ領域におけるディジット線を形成する配線
を絶縁する上下の層間絶縁膜の各平均膜厚は前記周辺回
路領域における層間絶縁膜の平均膜厚より厚いことを特
徴とする半導体メモリ集積回路装置。 - 【請求項２】メモリセルアレイが配置されるメモリセル
アレイ領域及び周辺回路が配置される周辺回路領域を有
する半導体メモリセル集積回路装置の製造方法におい
て、半導体基板上に絶縁膜を介して第１の配線層を形成
する工程と、この第１の配線層上に層間絶縁膜を形成す
る工程と、前記メモリセルアレイ領域の前記層間絶縁膜
直上にレジストマスクをパターン形成する工程と、エッ
チングバックにより前記周辺回路領域の層間絶縁膜の膜
厚を減少させて前記メモリセルアレイ領域の層間絶縁膜
の膜厚を前記周辺回路領域の層間絶縁膜の膜厚の平均膜
厚より厚くする工程と、前記レジスト膜を除去する工程
と、前記層間絶縁膜上に第２の配線層を形成する工程と
を有することを特徴とする半導体メモリ集積回路装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107069A JP2913750B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体メモリ集積回路装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2107069A JP2913750B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体メモリ集積回路装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH045857A JPH045857A (ja) | 1992-01-09 |
| JP2913750B2 true JP2913750B2 (ja) | 1999-06-28 |
Family
ID=14449703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2107069A Expired - Fee Related JP2913750B2 (ja) | 1990-04-23 | 1990-04-23 | 半導体メモリ集積回路装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2913750B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5535147B2 (ja) | 2011-08-03 | 2014-07-02 | 株式会社ジャパンディスプレイ | 表示装置及び表示装置の製造方法 |
-
1990
- 1990-04-23 JP JP2107069A patent/JP2913750B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH045857A (ja) | 1992-01-09 |
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