JPH09191084A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 36
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000010410 layer Substances 0.000 claims abstract description 91
- 239000011229 interlayer Substances 0.000 claims abstract description 67
- 238000000034 method Methods 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 16
- 238000005530 etching Methods 0.000 claims description 66
- 238000003860 storage Methods 0.000 claims description 13
- 239000004020 conductor Substances 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 19
- 229920005591 polysilicon Polymers 0.000 description 19
- 239000012535 impurity Substances 0.000 description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 12
- 238000007796 conventional method Methods 0.000 description 12
- 229910052698 phosphorus Inorganic materials 0.000 description 12
- 239000011574 phosphorus Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910052814 silicon oxide Inorganic materials 0.000 description 11
- 238000001459 lithography Methods 0.000 description 10
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 6
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 4
- 229910021342 tungsten silicide Inorganic materials 0.000 description 4
- 238000000059 patterning Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
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- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5226—Via connections in a multilevel interconnection structure
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41725—Source or drain electrodes for field effect devices
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
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- H01L29/41775—Source or drain electrodes for field effect devices characterised by the proximity or the relative position of the source or drain electrode and the gate electrode, e.g. the source or drain electrode separated from the gate electrode by side-walls or spreading around or above the gate electrode
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】
【課題】 アスペクト比の大きなコンタクト用の開孔部
を二段構成とすると、一段面の開孔部におけるマージン
を得ることが困難となり、かつ隣接配線とのショートが
生じ易くなる。 【解決手段】 素子を形成した半導体基板１上に第１層
間絶縁膜７が形成され、この第１層間絶縁膜７に設けら
れる一段目の開孔部９ｂは大径の上部開孔部と、小径の
下部開孔部とで構成され、開孔部内の第１の埋め込み導
電層１１の表面が第１の層間絶縁膜７の表面よりも突出
されていない。この、一段目の開孔部９ｂ上に第２の層
間絶縁膜１４が形成され、キャパシタ等のノード電極と
なる二段目の開孔部１８が形成される。一段目の開孔部
９ｂが十分なマージンの得られるパッドとして形成され
ることになり、二段目の開孔部１８の形成に際してのマ
ージンを確保することができる。
を二段構成とすると、一段面の開孔部におけるマージン
を得ることが困難となり、かつ隣接配線とのショートが
生じ易くなる。 【解決手段】 素子を形成した半導体基板１上に第１層
間絶縁膜７が形成され、この第１層間絶縁膜７に設けら
れる一段目の開孔部９ｂは大径の上部開孔部と、小径の
下部開孔部とで構成され、開孔部内の第１の埋め込み導
電層１１の表面が第１の層間絶縁膜７の表面よりも突出
されていない。この、一段目の開孔部９ｂ上に第２の層
間絶縁膜１４が形成され、キャパシタ等のノード電極と
なる二段目の開孔部１８が形成される。一段目の開孔部
９ｂが十分なマージンの得られるパッドとして形成され
ることになり、二段目の開孔部１８の形成に際してのマ
ージンを確保することができる。
Description
【０００１】
【発明の属する技術分野】本発明はキャパシタがヒット
線よりも上層に設けられたＣＯＢ（Capacitor over Bit
-line ）構造のＤＲＡＭ（ダイナミック型ランダムアク
セスメモリ）を含む半導体装置に適用して好適な半導体
装置とその製造方法に関する。
線よりも上層に設けられたＣＯＢ（Capacitor over Bit
-line ）構造のＤＲＡＭ（ダイナミック型ランダムアク
セスメモリ）を含む半導体装置に適用して好適な半導体
装置とその製造方法に関する。
【０００２】
【従来の技術】ＤＲＡＭメモリセルの微細化が進むにつ
れて、充分なキャパシタの蓄積容量を得ることが困難に
なってきている。その際、キャパシタの全表面面積を広
くとることができることから、キャパシタをビット線の
上部に形成するＣＯＲ構造が広く利用されている。この
ＣＯＢ構造のＤＲＡＭの場合、キャパシタの一方の電極
であるノード電極と素子能動領域を接続する開孔部は、
ビット線と素子能動領域を接続する開孔部よりもより上
層から形成されていることになる。このため、ＤＲＡＭ
メモリセルの微細化が進むにつれて、ノード電極と素子
能動領域を接続する開孔部ではアスペクト比が非常に高
くなり、開孔部内に導電材が充填され難くなることが原
因とされる開孔部不良が起こり易くなってきている。
れて、充分なキャパシタの蓄積容量を得ることが困難に
なってきている。その際、キャパシタの全表面面積を広
くとることができることから、キャパシタをビット線の
上部に形成するＣＯＲ構造が広く利用されている。この
ＣＯＢ構造のＤＲＡＭの場合、キャパシタの一方の電極
であるノード電極と素子能動領域を接続する開孔部は、
ビット線と素子能動領域を接続する開孔部よりもより上
層から形成されていることになる。このため、ＤＲＡＭ
メモリセルの微細化が進むにつれて、ノード電極と素子
能動領域を接続する開孔部ではアスペクト比が非常に高
くなり、開孔部内に導電材が充填され難くなることが原
因とされる開孔部不良が起こり易くなってきている。
【０００３】これを解決する方法として、下層の層間絶
縁膜にビット線と素子能動領域を接続する開孔部を形成
する際に、これと同時にノード電極と素子能動領域を接
続する開孔部を形成し、かつこの開孔部に素子能動領域
から引き出された導電層によりパッドを形成しており、
その上部の層間絶縁膜に再び開孔部を開設し、この開孔
部を通してパッドにノード電極を接続する技術が提案さ
れている。このような技術の従来技術を説明する。
縁膜にビット線と素子能動領域を接続する開孔部を形成
する際に、これと同時にノード電極と素子能動領域を接
続する開孔部を形成し、かつこの開孔部に素子能動領域
から引き出された導電層によりパッドを形成しており、
その上部の層間絶縁膜に再び開孔部を開設し、この開孔
部を通してパッドにノード電極を接続する技術が提案さ
れている。このような技術の従来技術を説明する。
【０００４】図９ないし図１１は第１の従来技術を工程
順に示す断面図である。先ず、図９（ａ）のように、Ｐ
- 型半導体基板１上に通常のＬＯＣＯＳ法によりフィー
ルド酸化膜２を形成する。このフィールド酸化膜２によ
って区画された素子能動領域上にゲート酸化膜３を形成
し、その後に例えば、膜厚２００ｎｍ程度のポリシリコ
ン膜やタングステンシリサイド膜のような導電膜を全面
に成長し、所定の形状にパターニングを行い、ワード線
５を形成する。次いで、半導体基板１に対する不純物の
注入によりソース・ドレイン領域４を形成し、前記ワー
ド線をゲート電極とするＭＯＳトランジスタを形成す
る。その上で、膜厚３００ｎｍ程度のリン、ボロン等の
不純物を含むシリコン酸化膜のような第１の層間絶縁膜
７を全面に成長する。
順に示す断面図である。先ず、図９（ａ）のように、Ｐ
- 型半導体基板１上に通常のＬＯＣＯＳ法によりフィー
ルド酸化膜２を形成する。このフィールド酸化膜２によ
って区画された素子能動領域上にゲート酸化膜３を形成
し、その後に例えば、膜厚２００ｎｍ程度のポリシリコ
ン膜やタングステンシリサイド膜のような導電膜を全面
に成長し、所定の形状にパターニングを行い、ワード線
５を形成する。次いで、半導体基板１に対する不純物の
注入によりソース・ドレイン領域４を形成し、前記ワー
ド線をゲート電極とするＭＯＳトランジスタを形成す
る。その上で、膜厚３００ｎｍ程度のリン、ボロン等の
不純物を含むシリコン酸化膜のような第１の層間絶縁膜
７を全面に成長する。
【０００５】次いで、図９（ｂ）ように、通常のリソグ
ラフィによりヒット線と素子能動領域を接続する開孔部
９ａとストレッジノード電極と素子能動領域を接続する
開孔部９ｂのレジストパターンを同時に形成し、このレ
ジストパターンをマスクとして等方性エッチングを若干
行った後に異方性エッチングを行うことにより、開孔部
の上部が広がった形の開孔部を形成する。次に、図９
（ｃ）のように、例えば膜厚６００ｎｍ程度のリンのよ
うな不純物を含むポリシリコン膜を全面に成長し、エッ
チバックを行い、開孔部内にパッドとしての第１の埋め
込み導電層１１を形成する。
ラフィによりヒット線と素子能動領域を接続する開孔部
９ａとストレッジノード電極と素子能動領域を接続する
開孔部９ｂのレジストパターンを同時に形成し、このレ
ジストパターンをマスクとして等方性エッチングを若干
行った後に異方性エッチングを行うことにより、開孔部
の上部が広がった形の開孔部を形成する。次に、図９
（ｃ）のように、例えば膜厚６００ｎｍ程度のリンのよ
うな不純物を含むポリシリコン膜を全面に成長し、エッ
チバックを行い、開孔部内にパッドとしての第１の埋め
込み導電層１１を形成する。
【０００６】さらに、図１０（ａ）のように、例えば膜
厚１５０ｎｍ程度のタングステンシリサイド膜のような
導電層を全面に成長し、所定の形状にパターニングを行
い、ビット線１２を形成する。次いで、図１０（ｂ）の
ように、例えば膜厚３００ｎｍ程度のリン、ボロン等の
不純物を含むシリコン酸化膜のような第２の層間絶縁膜
１４を全面に形成する。
厚１５０ｎｍ程度のタングステンシリサイド膜のような
導電層を全面に成長し、所定の形状にパターニングを行
い、ビット線１２を形成する。次いで、図１０（ｂ）の
ように、例えば膜厚３００ｎｍ程度のリン、ボロン等の
不純物を含むシリコン酸化膜のような第２の層間絶縁膜
１４を全面に形成する。
【０００７】続いて、 図１１（ａ）に示すように、通
常のリソグラフィ及びエッチング法により、図９（ｃ）
で形成されたノード電極と素子能動領域を接続する開孔
部９ｂの中に埋め込まれた第１の埋め込み導電層１１の
上部にもう一度開孔部１８を開孔する。さらに、図１１
（ｂ）に示すように、膜厚６００ｎｍ程度のリンのよう
な不純物を含むポリシリコン膜を全面に成長した後、所
定の形状にパターニングを行い、ストレッジノード電極
１７を形成する。ストレッジノード電極はフィン型や円
筒型のような三次元構造にすれば、なお一層キャパシタ
の容量を大きくすることができる。
常のリソグラフィ及びエッチング法により、図９（ｃ）
で形成されたノード電極と素子能動領域を接続する開孔
部９ｂの中に埋め込まれた第１の埋め込み導電層１１の
上部にもう一度開孔部１８を開孔する。さらに、図１１
（ｂ）に示すように、膜厚６００ｎｍ程度のリンのよう
な不純物を含むポリシリコン膜を全面に成長した後、所
定の形状にパターニングを行い、ストレッジノード電極
１７を形成する。ストレッジノード電極はフィン型や円
筒型のような三次元構造にすれば、なお一層キャパシタ
の容量を大きくすることができる。
【０００８】この第１の従来技術では、よりアスペクト
比の大きい開孔部を形成する場合でも、複数の開孔部を
積層した構造とすることができるため、各段の開孔部の
開孔深さを浅くでき、上層から１段のみで開孔部を形成
する場合に比較すると、開孔部の開孔不良が解消でき
る。
比の大きい開孔部を形成する場合でも、複数の開孔部を
積層した構造とすることができるため、各段の開孔部の
開孔深さを浅くでき、上層から１段のみで開孔部を形成
する場合に比較すると、開孔部の開孔不良が解消でき
る。
【０００９】しかしながら、この第１の従来技術では、
一段目の開孔部９ｂの上部に二段目の開孔部１８を形成
する際に十分なマージンが得られないことが問題にな
る。すなわち、この技術では、開孔部９ｂの上部を等方
性エッチングにより広げてあらかじめ形成された開孔部
の径以上の径をもつパッド１１を形成しているが、この
広げることが可能な寸法は一段目の開孔部９ｂの膜厚に
依存するために、隣接するパッド同志のショートを防止
するためには、さほど厚いパッドを形成することができ
ない。例えば、開孔部の径／間隔＝１５０ｎｍ／３００
ｎｍとすると、パッド膜厚はせいぜい１００ｎｍ程度で
あり、また開孔部の径／間隔＝２００ｎｍ／２００ｎｍ
の場合には、パッド膜厚は５０ｎｍ程度になってしま
う。そのため、二段目の開孔部を形成する際に、目ずれ
によりパッドの端の方に開孔が形成された場合には、開
孔の際にパッドが十分なストッパとならず、二段面の開
孔部がパッドを突き抜け、隣接するワード線とショート
し、或いは素子能動領域にまで達してこの領域にダメー
ジを与えてしまう等の不良が起こり易い。
一段目の開孔部９ｂの上部に二段目の開孔部１８を形成
する際に十分なマージンが得られないことが問題にな
る。すなわち、この技術では、開孔部９ｂの上部を等方
性エッチングにより広げてあらかじめ形成された開孔部
の径以上の径をもつパッド１１を形成しているが、この
広げることが可能な寸法は一段目の開孔部９ｂの膜厚に
依存するために、隣接するパッド同志のショートを防止
するためには、さほど厚いパッドを形成することができ
ない。例えば、開孔部の径／間隔＝１５０ｎｍ／３００
ｎｍとすると、パッド膜厚はせいぜい１００ｎｍ程度で
あり、また開孔部の径／間隔＝２００ｎｍ／２００ｎｍ
の場合には、パッド膜厚は５０ｎｍ程度になってしま
う。そのため、二段目の開孔部を形成する際に、目ずれ
によりパッドの端の方に開孔が形成された場合には、開
孔の際にパッドが十分なストッパとならず、二段面の開
孔部がパッドを突き抜け、隣接するワード線とショート
し、或いは素子能動領域にまで達してこの領域にダメー
ジを与えてしまう等の不良が起こり易い。
【００１０】このような第１の従来技術における目ずれ
の問題を解消するためには、例えば、図１２に示すよう
に、あらかじめ形成された開孔部のパッド１１の層間絶
縁膜７の上部に広がった形状の導電層による拡大パッド
１１Ａを形成しておき、この拡大パッド１１Ａの上部に
接触するように二段目の開孔部１８を形成するようにす
ればよい。このような技術としては、例えば、特開平４
−５８２３号公報に記載の技術がある。この第２の従来
技術は、先ず、図１３（ａ）のように、ＭＯＳトランジ
スタを形成した後、第１のエッチングストッパ絶縁膜
６、第１の層間絶縁膜７、第１のバッファ層２１、シリ
コン酸化膜２２を順次堆積する。
の問題を解消するためには、例えば、図１２に示すよう
に、あらかじめ形成された開孔部のパッド１１の層間絶
縁膜７の上部に広がった形状の導電層による拡大パッド
１１Ａを形成しておき、この拡大パッド１１Ａの上部に
接触するように二段目の開孔部１８を形成するようにす
ればよい。このような技術としては、例えば、特開平４
−５８２３号公報に記載の技術がある。この第２の従来
技術は、先ず、図１３（ａ）のように、ＭＯＳトランジ
スタを形成した後、第１のエッチングストッパ絶縁膜
６、第１の層間絶縁膜７、第１のバッファ層２１、シリ
コン酸化膜２２を順次堆積する。
【００１１】次に、図１３（ｂ）のように、通常のリソ
グラフィとエッチング法により第１のエッチングストッ
パ絶縁膜６の上部でエッチングの止まった開孔部９ａ，
９ｂを形成する。次に、図１３（ｃ）のように、形成さ
れた開孔部の内部に第２のバッファ層２３によるサイド
ウォール２３を形成し、第１のバッファ層２１と第２の
バッファ層２３によるサイドウォールをマスクとして第
１のエッチングストッパ絶縁膜６に開孔を形成する。
グラフィとエッチング法により第１のエッチングストッ
パ絶縁膜６の上部でエッチングの止まった開孔部９ａ，
９ｂを形成する。次に、図１３（ｃ）のように、形成さ
れた開孔部の内部に第２のバッファ層２３によるサイド
ウォール２３を形成し、第１のバッファ層２１と第２の
バッファ層２３によるサイドウォールをマスクとして第
１のエッチングストッパ絶縁膜６に開孔を形成する。
【００１２】さらに、図１４（ａ）のように、開孔部中
に導電層を埋め込み、エッチングバックを行い、パッド
としての第１の埋め込み導電層１１を形成する。次に、
導電層を堆積した後、通常のリソグラフィとエッチング
法により、その一方がビット線２４ａ、他方はストレッ
ジノード電極のためのコンタクト電極２４ｂを形成す
る。最後に、図１４（ｂ）に示すように、ビット線２４
ａ及びコンタクト電極２４ｂの側壁に第３のバッファ層
２５のサイドウォールを形成し、このコンタクト電極２
４と第３のバッファ層２５をマスクとして第１のバッフ
ァ層２１のエッチングを行い、ビット線１２と拡大パッ
ド１１Ａを同時に形成する。
に導電層を埋め込み、エッチングバックを行い、パッド
としての第１の埋め込み導電層１１を形成する。次に、
導電層を堆積した後、通常のリソグラフィとエッチング
法により、その一方がビット線２４ａ、他方はストレッ
ジノード電極のためのコンタクト電極２４ｂを形成す
る。最後に、図１４（ｂ）に示すように、ビット線２４
ａ及びコンタクト電極２４ｂの側壁に第３のバッファ層
２５のサイドウォールを形成し、このコンタクト電極２
４と第３のバッファ層２５をマスクとして第１のバッフ
ァ層２１のエッチングを行い、ビット線１２と拡大パッ
ド１１Ａを同時に形成する。
【００１３】この第２の従来技術においては、隣接する
パッド間でのショートおよびパッド／ビット線間でのシ
ョートが起こり易いという問題がある。この問題点は、
メモリセルの微細化が進むにつれて顕著になってきてい
る。例えば、図８にオープンビット線方式のメモリセル
構成の平面図の一例を示す。この例ではビット線と素子
能動領域を接続する開孔部９ａおよびノード電極と素子
能動領域を接続する開孔部９ｂとを同時に開孔した場
合、開孔部と間隔はほぼ１：１に近い状態で等間隔に並
ばれることになる。このため、開孔部の上部に開孔部径
よりも大きいパッドを形成する方法では、隣接するパッ
ド間隔は非常に狭くなることになる。
パッド間でのショートおよびパッド／ビット線間でのシ
ョートが起こり易いという問題がある。この問題点は、
メモリセルの微細化が進むにつれて顕著になってきてい
る。例えば、図８にオープンビット線方式のメモリセル
構成の平面図の一例を示す。この例ではビット線と素子
能動領域を接続する開孔部９ａおよびノード電極と素子
能動領域を接続する開孔部９ｂとを同時に開孔した場
合、開孔部と間隔はほぼ１：１に近い状態で等間隔に並
ばれることになる。このため、開孔部の上部に開孔部径
よりも大きいパッドを形成する方法では、隣接するパッ
ド間隔は非常に狭くなることになる。
【００１４】また、図１２に示されるように、ビット線
１２と拡大パッド１１Ａが第１の層間絶縁膜７上の同じ
高さのところに形成され、また拡大パッド１１Ａは第１
の開孔部９ｂよりも大きい径で形成される。したがっ
て、図８の左上に示すように、パッドとビット線のショ
ートし易い箇所Ｘが生じてしまう。さらに、配線層とパ
ッドの部分を同時に形成するため、前記したようにパッ
ドとビット線が接近した箇所ではリソグラフィを行うこ
とさえ困難であり、より微細化したメモリセル内に応用
するには適さない。
１２と拡大パッド１１Ａが第１の層間絶縁膜７上の同じ
高さのところに形成され、また拡大パッド１１Ａは第１
の開孔部９ｂよりも大きい径で形成される。したがっ
て、図８の左上に示すように、パッドとビット線のショ
ートし易い箇所Ｘが生じてしまう。さらに、配線層とパ
ッドの部分を同時に形成するため、前記したようにパッ
ドとビット線が接近した箇所ではリソグラフィを行うこ
とさえ困難であり、より微細化したメモリセル内に応用
するには適さない。
【００１５】このようなショートを抑制すべく、特開平
３−１７４７６６号公報では、図１５に示すような技術
が提案されている。これは、パッド１１上に拡大パッド
１１Ａを形成した後、その上に膜厚１００ｎｍ程度のパ
ッド部／ビット線間層間絶縁膜２６を形成し、これにビ
ット線１２と拡大パッド１１Ａを接続する開孔部２７を
形成した後に、ビット線１２を形成する。その上で、第
２の層間絶縁膜１４を形成し、開孔部１８を開設してノ
ード電極１７を形成する技術である。
３−１７４７６６号公報では、図１５に示すような技術
が提案されている。これは、パッド１１上に拡大パッド
１１Ａを形成した後、その上に膜厚１００ｎｍ程度のパ
ッド部／ビット線間層間絶縁膜２６を形成し、これにビ
ット線１２と拡大パッド１１Ａを接続する開孔部２７を
形成した後に、ビット線１２を形成する。その上で、第
２の層間絶縁膜１４を形成し、開孔部１８を開設してノ
ード電極１７を形成する技術である。
【００１６】
【発明が解決しようとする課題】しかしながら、この公
報に記載の改善された技術の場合には、パッド部／ビッ
ト線間層間絶縁膜２６を堆積するところからビット線と
パッド部を接続する開孔部２７を形成する工程までの工
程数が増大し、手間や費用が増大することになる。ま
た、周辺回路部とメモリセル内の段差も増大してしまう
ことになる。
報に記載の改善された技術の場合には、パッド部／ビッ
ト線間層間絶縁膜２６を堆積するところからビット線と
パッド部を接続する開孔部２７を形成する工程までの工
程数が増大し、手間や費用が増大することになる。ま
た、周辺回路部とメモリセル内の段差も増大してしまう
ことになる。
【００１７】本発明の目的は、前記した従来技術の問題
点を解消するものであり、微細化に伴う開孔部と隣接配
線とのマージンを確保するとともに、工程数の削減をか
のうにした半導体装置における開孔部の構造とその製造
方法を提供することにある。
点を解消するものであり、微細化に伴う開孔部と隣接配
線とのマージンを確保するとともに、工程数の削減をか
のうにした半導体装置における開孔部の構造とその製造
方法を提供することにある。
【００１８】
【課題を解決するための手段】本発明の半導体装置は、
素子が形成された半導体基板と、この半導体基板上に形
成された絶縁膜と、この絶縁膜上に形成されてこの絶縁
膜とエッチング選択性のある第１の層間絶縁膜と、前記
絶縁膜および第１の層間絶縁膜に開設されて前記素子に
電気接続される第１の開孔部と、この第１の開孔部内に
形成される第１の埋め込み導電層と、前記第１の埋め込
み導電層の一部の上に形成される第１の配線と、前記第
１の配線及び第１の層間絶縁膜上に形成される第２の層
間絶縁膜と、前記第１の埋め込み導電層の他の一部上の
前記第２の層間絶縁膜に形成される第２の開孔部と、こ
の第２の開孔部内に形成される第２の配線またはこれに
接続される第２の埋め込み導電層とを備え、前記第１の
開孔部は、前記絶縁膜に開設された小径の下部開孔部と
前記第１の層間絶縁膜に開設された大径の上部開孔部と
で構成され、かつ第１の埋め込み導電層は第１の層間絶
縁膜の表面上には突出されていないことを特徴とする。
素子が形成された半導体基板と、この半導体基板上に形
成された絶縁膜と、この絶縁膜上に形成されてこの絶縁
膜とエッチング選択性のある第１の層間絶縁膜と、前記
絶縁膜および第１の層間絶縁膜に開設されて前記素子に
電気接続される第１の開孔部と、この第１の開孔部内に
形成される第１の埋め込み導電層と、前記第１の埋め込
み導電層の一部の上に形成される第１の配線と、前記第
１の配線及び第１の層間絶縁膜上に形成される第２の層
間絶縁膜と、前記第１の埋め込み導電層の他の一部上の
前記第２の層間絶縁膜に形成される第２の開孔部と、こ
の第２の開孔部内に形成される第２の配線またはこれに
接続される第２の埋め込み導電層とを備え、前記第１の
開孔部は、前記絶縁膜に開設された小径の下部開孔部と
前記第１の層間絶縁膜に開設された大径の上部開孔部と
で構成され、かつ第１の埋め込み導電層は第１の層間絶
縁膜の表面上には突出されていないことを特徴とする。
【００１９】また、本発明の製造方法は、素子が形成さ
れた半導体基板にエッチングストッパ絶縁膜と第１の層
間絶縁膜を形成する工程と、前記第１の層間絶縁膜に上
部開孔部を開設する工程と、前記上部開孔部の内面に第
１のサイドウォール導電層を形成する工程と、前記第１
のサイドウォール導電層をマスクとして前記エッチング
ストッパ絶縁膜に前記素子に達するまでの下部開孔部を
開設する工程と、前記上部および下部の各開孔部で構成
される第１の開孔部内に導電材を埋め込んで第１の埋め
込み導電層を形成する工程と、前記第１の埋め込み導電
層の一部の上側に第１の配線を形成する工程と、全面に
第２の層間絶縁膜を形成する工程と、前記第１の埋め込
み導電層の他の一部上の前記第２の層間絶縁膜に開孔部
を開設する工程と、この第２の開孔部に第２の配線また
はこれに接続される第２の埋め込み導電層を形成する工
程を含むことを特徴とする。
れた半導体基板にエッチングストッパ絶縁膜と第１の層
間絶縁膜を形成する工程と、前記第１の層間絶縁膜に上
部開孔部を開設する工程と、前記上部開孔部の内面に第
１のサイドウォール導電層を形成する工程と、前記第１
のサイドウォール導電層をマスクとして前記エッチング
ストッパ絶縁膜に前記素子に達するまでの下部開孔部を
開設する工程と、前記上部および下部の各開孔部で構成
される第１の開孔部内に導電材を埋め込んで第１の埋め
込み導電層を形成する工程と、前記第１の埋め込み導電
層の一部の上側に第１の配線を形成する工程と、全面に
第２の層間絶縁膜を形成する工程と、前記第１の埋め込
み導電層の他の一部上の前記第２の層間絶縁膜に開孔部
を開設する工程と、この第２の開孔部に第２の配線また
はこれに接続される第２の埋め込み導電層を形成する工
程を含むことを特徴とする。
【００２０】この場合、第２の開孔部の形成に際して
は、第１の層間絶縁膜上に第２のエッチングストッパ絶
縁膜と第２の層間絶縁膜を形成する工程と、第１の埋め
込み導電層の他の一部上の第２の層間絶縁膜に第２の上
部開孔部を開設する工程と、この第２の上部開孔部の内
面に第２のサイドウォール導電層を形成する工程と、こ
の第２のサイドウォール導電層をマスクとして前記第２
のエッチングストッパ絶縁膜に前記第１の埋め込み導電
層に達するまでの第２の下部開孔部を開設する工程と、
前記第２の上部および下部の各開孔部で構成される第２
の開孔部内に第２の配線またはこれに接続される第２の
埋め込み導電層を形成する工程を含んでもよい。
は、第１の層間絶縁膜上に第２のエッチングストッパ絶
縁膜と第２の層間絶縁膜を形成する工程と、第１の埋め
込み導電層の他の一部上の第２の層間絶縁膜に第２の上
部開孔部を開設する工程と、この第２の上部開孔部の内
面に第２のサイドウォール導電層を形成する工程と、こ
の第２のサイドウォール導電層をマスクとして前記第２
のエッチングストッパ絶縁膜に前記第１の埋め込み導電
層に達するまでの第２の下部開孔部を開設する工程と、
前記第２の上部および下部の各開孔部で構成される第２
の開孔部内に第２の配線またはこれに接続される第２の
埋め込み導電層を形成する工程を含んでもよい。
【００２１】
【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の半導体装置の断
面図であり、図８に示したＤＲＡＭのＡＡ線に沿う部分
の断面図である。また、図２ないし図４はその製造工程
を示す断面図である。先ず、図２（ａ）のように、Ｐ-
型半導体基板１上にＬＯＣＯＳ法によりフィールド酸化
膜２を形成し、かつ基板の酸化により素子能動領域４に
ゲート酸化膜３を形成した後に、膜厚２００ｎｍ程度の
ポリシリコン膜やタングステンシリサイド膜のような導
電膜を全面に形成した後、所定の形状にパターニングを
行い、ワード線５を形成する。次いで、半導体基板１に
対する不純物の注入によりソース・ドレイン領域４を形
成し、前記ワード線５をゲート電極とするＭＯＳトラン
ジスタを形成する。その上で、膜厚１００ｎｍ程度のシ
リコン窒化膜あるいは不純物を含まないシリコン酸化膜
のような第１のエッチングストッパ絶縁膜６を形成し、
その上に膜厚３００ｎｍ程度のリン、ボロン等の不純物
を含むシリコン酸化膜のような第１の層間絶縁膜７を形
成し、さらにその上に膜厚３００ｎｍ程度の第１のエッ
チングストッパポリシリコン膜８を形成する。
面を参照して説明する。図１は本発明の半導体装置の断
面図であり、図８に示したＤＲＡＭのＡＡ線に沿う部分
の断面図である。また、図２ないし図４はその製造工程
を示す断面図である。先ず、図２（ａ）のように、Ｐ-
型半導体基板１上にＬＯＣＯＳ法によりフィールド酸化
膜２を形成し、かつ基板の酸化により素子能動領域４に
ゲート酸化膜３を形成した後に、膜厚２００ｎｍ程度の
ポリシリコン膜やタングステンシリサイド膜のような導
電膜を全面に形成した後、所定の形状にパターニングを
行い、ワード線５を形成する。次いで、半導体基板１に
対する不純物の注入によりソース・ドレイン領域４を形
成し、前記ワード線５をゲート電極とするＭＯＳトラン
ジスタを形成する。その上で、膜厚１００ｎｍ程度のシ
リコン窒化膜あるいは不純物を含まないシリコン酸化膜
のような第１のエッチングストッパ絶縁膜６を形成し、
その上に膜厚３００ｎｍ程度のリン、ボロン等の不純物
を含むシリコン酸化膜のような第１の層間絶縁膜７を形
成し、さらにその上に膜厚３００ｎｍ程度の第１のエッ
チングストッパポリシリコン膜８を形成する。
【００２２】次に、図２（ｂ）のように、通常のリソグ
ラフィおよびエッチング法により第１のエッチングスト
ッパポリシリコン膜８および第１の層間絶縁膜７のエッ
チングを行い、ビット線と素子能動領域を接続する開孔
部９ａと、ノード電極と素子能動領域を接続する開孔部
９ｂを形成する箇所に第１のエッチングストッパ絶縁膜
６のところでエッチングが停止される第１の上部開孔部
を形成する。この際、例えば、１ＧビットＤＲＡＭのよ
うな場合には、開孔部径は上部で２００ｎｍ程度にな
る。次いで、図２（ｃ）のように、５０ｎｍ程度のリン
のような不純物を含むポリシリコン膜やタングステン膜
のような導電層を前記第１の上部開孔部を含む全面に成
長し、かつこれを異方性エッチングバックし、前記第１
の上部開孔部の内側面に第１のサイドウォール導電層１
０を形成する。
ラフィおよびエッチング法により第１のエッチングスト
ッパポリシリコン膜８および第１の層間絶縁膜７のエッ
チングを行い、ビット線と素子能動領域を接続する開孔
部９ａと、ノード電極と素子能動領域を接続する開孔部
９ｂを形成する箇所に第１のエッチングストッパ絶縁膜
６のところでエッチングが停止される第１の上部開孔部
を形成する。この際、例えば、１ＧビットＤＲＡＭのよ
うな場合には、開孔部径は上部で２００ｎｍ程度にな
る。次いで、図２（ｃ）のように、５０ｎｍ程度のリン
のような不純物を含むポリシリコン膜やタングステン膜
のような導電層を前記第１の上部開孔部を含む全面に成
長し、かつこれを異方性エッチングバックし、前記第１
の上部開孔部の内側面に第１のサイドウォール導電層１
０を形成する。
【００２３】次いで、図３（ａ）のように、第１のエッ
チングストッパポリシリコン膜８および第１のサイドウ
ォール導電膜１０をマスクとして、第１のエッチングス
トッパ絶縁膜６およびゲート酸化膜３のエッチングを行
い、素子能動領域に接続する第１の下部開孔部を開設
し、これにより一段目の開孔部を開孔する。この際、第
１のサイドウォール導電層１０により下部における開孔
部径は縮小され、前記した例の場合には開孔部下部の径
は１００ｎｍ程度になる。
チングストッパポリシリコン膜８および第１のサイドウ
ォール導電膜１０をマスクとして、第１のエッチングス
トッパ絶縁膜６およびゲート酸化膜３のエッチングを行
い、素子能動領域に接続する第１の下部開孔部を開設
し、これにより一段目の開孔部を開孔する。この際、第
１のサイドウォール導電層１０により下部における開孔
部径は縮小され、前記した例の場合には開孔部下部の径
は１００ｎｍ程度になる。
【００２４】さらに、図３（ｂ）のように、膜厚６００
ｎｍ程度のリンのような不純物を含むポリシリコン膜や
タングステン膜のような導電膜を開孔部９ａ，９ｂが完
全に埋め込まれるように全面に成長し、エッチングバッ
クを行い、開孔部内部に第１の埋め込み導電層１１を形
成する。これより、第１の埋め込み導電層１１は前記の
例では開孔部上部から第１のエッチングストッパ絶縁膜
６まで径が２００ｎｍで、その下から開孔部下部までの
径が１００ｎｍになっている逆凸型に形成される。ま
た、この際、径が２００ｎｍで形成されている埋め込み
部分が第１の層間絶縁膜７の表面から１００ｎｍ程度凹
んだ状態となるようにエッチングすると、これ以降に上
部に形成するビット線とパッドの部分とのマージンクが
とり易くなる。
ｎｍ程度のリンのような不純物を含むポリシリコン膜や
タングステン膜のような導電膜を開孔部９ａ，９ｂが完
全に埋め込まれるように全面に成長し、エッチングバッ
クを行い、開孔部内部に第１の埋め込み導電層１１を形
成する。これより、第１の埋め込み導電層１１は前記の
例では開孔部上部から第１のエッチングストッパ絶縁膜
６まで径が２００ｎｍで、その下から開孔部下部までの
径が１００ｎｍになっている逆凸型に形成される。ま
た、この際、径が２００ｎｍで形成されている埋め込み
部分が第１の層間絶縁膜７の表面から１００ｎｍ程度凹
んだ状態となるようにエッチングすると、これ以降に上
部に形成するビット線とパッドの部分とのマージンクが
とり易くなる。
【００２５】次いで、図３（ｃ）のように、膜厚１５０
ｎｍ程度のタングステンシリサイド膜のような導電層を
全面に成長し、かつ所要のパターンにパターニングを行
い、ビット線１２を形成する。さらに、図４（ａ）のよ
うに、膜厚１００ｎｍ程度のシリコン窒化膜あるいは不
純物を含まないシリコン酸化膜のような第２のエッチン
グストッパ絶縁膜１３と、３００ｎｍ程度のリン、ボロ
ン等の不純物を含むシリコン酸化膜のような第２の層間
絶縁膜１４と、３００ｎｍ程度の第２のエッチングスト
ッパポリシリコン膜１５を連続して全面に成長する。
ｎｍ程度のタングステンシリサイド膜のような導電層を
全面に成長し、かつ所要のパターンにパターニングを行
い、ビット線１２を形成する。さらに、図４（ａ）のよ
うに、膜厚１００ｎｍ程度のシリコン窒化膜あるいは不
純物を含まないシリコン酸化膜のような第２のエッチン
グストッパ絶縁膜１３と、３００ｎｍ程度のリン、ボロ
ン等の不純物を含むシリコン酸化膜のような第２の層間
絶縁膜１４と、３００ｎｍ程度の第２のエッチングスト
ッパポリシリコン膜１５を連続して全面に成長する。
【００２６】続いて、図４（ｂ）のように、通常のリソ
グラフィおよびエッチング法により第２のエッチングス
トッパポリシリコン膜１５および第２の層間絶縁膜１４
のエッチングを行い、ノード電極と素子能動領域を接続
する開孔部９ｂを形成する箇所のみに、第２のエッチン
グストッパ絶縁膜１３の上面でエッチングが停止される
第２の上部開孔部を形成する。そして、５０ｎｍ程度の
リンのような不純物を含むポリシリコン膜やタングステ
ン膜のような導電層を第２の上部開孔部を含む全面に成
長し、かつこれをエッチングバックし、第２の上部開孔
部内に第２のサイドウォール導電層１６を形成する。
グラフィおよびエッチング法により第２のエッチングス
トッパポリシリコン膜１５および第２の層間絶縁膜１４
のエッチングを行い、ノード電極と素子能動領域を接続
する開孔部９ｂを形成する箇所のみに、第２のエッチン
グストッパ絶縁膜１３の上面でエッチングが停止される
第２の上部開孔部を形成する。そして、５０ｎｍ程度の
リンのような不純物を含むポリシリコン膜やタングステ
ン膜のような導電層を第２の上部開孔部を含む全面に成
長し、かつこれをエッチングバックし、第２の上部開孔
部内に第２のサイドウォール導電層１６を形成する。
【００２７】最後に、図１に示されたように、第２のエ
ッチングストッパポリシリコン膜１５および第２のサイ
ドウォール導電層１６をマスクとして、第１の埋め込み
導電層１１および第１のサイドウォール導電層１０の上
部に第２の下部開孔部を形成し、これら上下の開孔部で
二段目の開孔部１８を形成する。さらに、膜厚６００ｎ
ｍ程度のリンのような不純物を含むポリシリコン膜やタ
ングステン膜のような導電層を全面に成長し、かつこれ
を所要のパターンにパターニングを行い、ストレッジノ
ード電極１７を形成する。
ッチングストッパポリシリコン膜１５および第２のサイ
ドウォール導電層１６をマスクとして、第１の埋め込み
導電層１１および第１のサイドウォール導電層１０の上
部に第２の下部開孔部を形成し、これら上下の開孔部で
二段目の開孔部１８を形成する。さらに、膜厚６００ｎ
ｍ程度のリンのような不純物を含むポリシリコン膜やタ
ングステン膜のような導電層を全面に成長し、かつこれ
を所要のパターンにパターニングを行い、ストレッジノ
ード電極１７を形成する。
【００２８】したがって、この製造方法により形成され
る半導体装置の構造では、一段目の開孔部９ａ，９ｂは
二段目の開孔部１８に対するパッドとしての上部の径が
大きく、下部の径は小さく形成されており、しかもその
上にはビット線１２と同時に形成される導電層が存在し
ていないため、ビット線１２に対するマージンと、ワー
ド線５に対するマージンをそれぞれ拡大することが可能
となる。また、図１５に示した従来技術のように開孔部
にパッドを形成した後、層間絶縁膜を形成し、かつこれ
に開孔部を形成してビット線を形成する必要がないた
め、工程数を削減することも可能である。
る半導体装置の構造では、一段目の開孔部９ａ，９ｂは
二段目の開孔部１８に対するパッドとしての上部の径が
大きく、下部の径は小さく形成されており、しかもその
上にはビット線１２と同時に形成される導電層が存在し
ていないため、ビット線１２に対するマージンと、ワー
ド線５に対するマージンをそれぞれ拡大することが可能
となる。また、図１５に示した従来技術のように開孔部
にパッドを形成した後、層間絶縁膜を形成し、かつこれ
に開孔部を形成してビット線を形成する必要がないた
め、工程数を削減することも可能である。
【００２９】図５ないし図７は本発明の第２の実施形態
を製造工程順に示す断面図である。先ず、図５（ａ）の
ように、第１の実施形態と同様に半導体基板にフィール
ド酸化膜２、ゲート酸化膜３、素子能動領域４、ワード
線５を形成する。そして、膜厚１００ｎｍ程度のシリコ
ン窒化膜あるいは不純物を含まないシリコン酸化膜のよ
うな第１のエッチングストッパ絶縁膜６と、膜厚４００
ｎｍ程度のリン、ボロン等の不純物を含むシリコン酸化
膜のような第１の層間絶縁膜７を全面に成長する。この
膜厚は、後の開孔部形成のエッチングにより１００ｎｍ
程度の膜減りが生じることを想定している。
を製造工程順に示す断面図である。先ず、図５（ａ）の
ように、第１の実施形態と同様に半導体基板にフィール
ド酸化膜２、ゲート酸化膜３、素子能動領域４、ワード
線５を形成する。そして、膜厚１００ｎｍ程度のシリコ
ン窒化膜あるいは不純物を含まないシリコン酸化膜のよ
うな第１のエッチングストッパ絶縁膜６と、膜厚４００
ｎｍ程度のリン、ボロン等の不純物を含むシリコン酸化
膜のような第１の層間絶縁膜７を全面に成長する。この
膜厚は、後の開孔部形成のエッチングにより１００ｎｍ
程度の膜減りが生じることを想定している。
【００３０】次に、図５（ｂ）のように、通常のリソグ
ラフィおよびエッチング法により第１の層間絶縁膜７の
エッチングを行い、ビット線と素子能動領域を接続する
開孔部９ａと、ノード電極と素子能動領域を接続する開
孔部９ｂを形成する箇所に、第１のエッチングストッパ
絶縁膜６でエッチングが停止される第１の上部開孔部を
形成する。次いで、図５（ｃ）のように、全面にポリシ
リコン膜やタングスタン膜を形成し、これを異方性エッ
チングして第１の上部開孔部内に第１のサイドウォール
導電層１０を形成する。さらに、図６（ａ）のように、
第１のエッチングストッパ絶縁膜６及びゲート酸化膜３
のエッチングを行い、素子能動領域に接続する第１の下
部開孔部を開孔し、一段目の開孔部を形成する。このと
き、第１の層間絶縁膜７の膜厚は１００ｎｍ程度膜減り
して３００ｎｍ程度になる。
ラフィおよびエッチング法により第１の層間絶縁膜７の
エッチングを行い、ビット線と素子能動領域を接続する
開孔部９ａと、ノード電極と素子能動領域を接続する開
孔部９ｂを形成する箇所に、第１のエッチングストッパ
絶縁膜６でエッチングが停止される第１の上部開孔部を
形成する。次いで、図５（ｃ）のように、全面にポリシ
リコン膜やタングスタン膜を形成し、これを異方性エッ
チングして第１の上部開孔部内に第１のサイドウォール
導電層１０を形成する。さらに、図６（ａ）のように、
第１のエッチングストッパ絶縁膜６及びゲート酸化膜３
のエッチングを行い、素子能動領域に接続する第１の下
部開孔部を開孔し、一段目の開孔部を形成する。このと
き、第１の層間絶縁膜７の膜厚は１００ｎｍ程度膜減り
して３００ｎｍ程度になる。
【００３１】次いで、図６（ｂ）のように、開孔部内に
第１の埋め込み導電層１１を形成する。このとき、埋め
込み導電層１１とサイドウォール導電層１０の表面を第
１の層間絶縁膜７の表面よりも凹んだ状態で形成してい
ることは第１の実施形態と同じである。さらに、図６
（ｃ）のように、ビット線１２を形成する。次いで、図
７（ａ）のように、膜厚１００ｎｍ程度のシリコン窒化
膜あるいは不純物を含まないシリコン酸化膜のような第
２のエッチングストッパ絶縁膜１３と、４００ｎｍ程度
のリン、ボロンを含むシリコン酸化膜のような第２の層
間絶縁膜１４を全面に成長する。
第１の埋め込み導電層１１を形成する。このとき、埋め
込み導電層１１とサイドウォール導電層１０の表面を第
１の層間絶縁膜７の表面よりも凹んだ状態で形成してい
ることは第１の実施形態と同じである。さらに、図６
（ｃ）のように、ビット線１２を形成する。次いで、図
７（ａ）のように、膜厚１００ｎｍ程度のシリコン窒化
膜あるいは不純物を含まないシリコン酸化膜のような第
２のエッチングストッパ絶縁膜１３と、４００ｎｍ程度
のリン、ボロンを含むシリコン酸化膜のような第２の層
間絶縁膜１４を全面に成長する。
【００３２】続いて、図７（ｂ）のように、通常のリソ
グラフィおよびエッチング法により第２の層間絶縁膜１
４のエッチングを行い、ノード電極と素子能動領域を接
続する開孔部９ｂを形成する箇所のみに、第２のエッチ
ングストッパ絶縁膜１３でエッチングが停止される第２
の上部開孔部を形成する。次に、第１の実施形態と同様
に第２の上部開孔部内に第２のサイドウォール導電層１
６を形成する。その後は、第１の実施形態と同様に、第
２のエッチングストッパ絶縁膜１３に第２の下部開孔部
を開設して二段目の開孔部を形成した後、図１に示した
ようなストレッジノード電極１７を形成する。
グラフィおよびエッチング法により第２の層間絶縁膜１
４のエッチングを行い、ノード電極と素子能動領域を接
続する開孔部９ｂを形成する箇所のみに、第２のエッチ
ングストッパ絶縁膜１３でエッチングが停止される第２
の上部開孔部を形成する。次に、第１の実施形態と同様
に第２の上部開孔部内に第２のサイドウォール導電層１
６を形成する。その後は、第１の実施形態と同様に、第
２のエッチングストッパ絶縁膜１３に第２の下部開孔部
を開設して二段目の開孔部を形成した後、図１に示した
ようなストレッジノード電極１７を形成する。
【００３３】この第２の実施形態においても、第１の実
施形態と同様にワード線５に対するマージンを拡大で
き、かつビット線１２と一段目の開孔部の埋め込み導電
層１１で構成されるパッドとの間のマージンを得ること
ができる。また、その一方で、第１の実施形態に比較す
ると、第１および第２の各エッチングストッパーポリシ
リコン膜を形成していないために工程数が少なくなり、
製造が容易となる。なお、エッチングストッパ絶縁膜の
エッチング時に層間絶縁膜がさほど膜減りしないように
する場合には、エッチングストッパ絶縁膜として、例え
ばシリコン窒化膜のような絶縁膜を使用することが好ま
しい。
施形態と同様にワード線５に対するマージンを拡大で
き、かつビット線１２と一段目の開孔部の埋め込み導電
層１１で構成されるパッドとの間のマージンを得ること
ができる。また、その一方で、第１の実施形態に比較す
ると、第１および第２の各エッチングストッパーポリシ
リコン膜を形成していないために工程数が少なくなり、
製造が容易となる。なお、エッチングストッパ絶縁膜の
エッチング時に層間絶縁膜がさほど膜減りしないように
する場合には、エッチングストッパ絶縁膜として、例え
ばシリコン窒化膜のような絶縁膜を使用することが好ま
しい。
【００３４】また、第１および第２の実施形態では、開
孔部を埋め込む導電層をそのままストレッジノード電極
として利用しているが、開孔部内にのみ導電層を形成
し、その上部に再び何らかの導電層を形成するようにし
てもよい。その際には、ストレッジノード電極の形は、
フィン型や円筒型のような特殊な三次元構造とすること
もできる。また、ポリシリコン膜以外の電極を用いるこ
とも可能である。
孔部を埋め込む導電層をそのままストレッジノード電極
として利用しているが、開孔部内にのみ導電層を形成
し、その上部に再び何らかの導電層を形成するようにし
てもよい。その際には、ストレッジノード電極の形は、
フィン型や円筒型のような特殊な三次元構造とすること
もできる。また、ポリシリコン膜以外の電極を用いるこ
とも可能である。
【００３５】ここで、前記各実施形態ではストレッジ電
極がビット線よりも上層に形成されているＣＯＢ構造の
例を示しているが、ビット線がストレッジノード電極よ
りも上層に形成されている場合も同様にして本発明を適
用することができる。また、前記実施形態ではＤＲＡＭ
メモリセルに適用した例を示したが、アスペクト比の高
い開孔部を形成する工程を含む他の半導体装置に際して
も有効である。さらに、前記各実施形態では、一段目と
二段目の開孔部が同様の工程で形成されているが、二段
目の開孔部は開孔部の底部の径が一段目の開孔部と同程
度に小さくなるのであれば、いかなる方法で形成しても
構わない。
極がビット線よりも上層に形成されているＣＯＢ構造の
例を示しているが、ビット線がストレッジノード電極よ
りも上層に形成されている場合も同様にして本発明を適
用することができる。また、前記実施形態ではＤＲＡＭ
メモリセルに適用した例を示したが、アスペクト比の高
い開孔部を形成する工程を含む他の半導体装置に際して
も有効である。さらに、前記各実施形態では、一段目と
二段目の開孔部が同様の工程で形成されているが、二段
目の開孔部は開孔部の底部の径が一段目の開孔部と同程
度に小さくなるのであれば、いかなる方法で形成しても
構わない。
【００３６】
【発明の効果】以上説明したように本発明は、一段目の
開孔部は大径の上部開孔部と、小径の下部開孔部とで構
成され、開孔部内の第１の埋め込み導電層の表面が第１
の層間絶縁膜の表面よりも突出されていないため、一段
目の開孔部が十分なマージンの得られるパッドとして形
成されることになり、二段目の開孔部の形成に際しての
マージンを確保することができる。因みに、１Ｇビット
ＤＲＡＭの場合には、本発明では、層間絶縁膜の膜厚か
らパッドが絶縁膜中に埋め込まれた膜厚を差し引いた２
００ｎｍ程度の膜厚のパッドがパッドの端まで形成され
ているのに対して、第１の従来技術ではパッド間のショ
ートを避けるためにパッドの膜厚はせいぜい１００ｎｍ
程度にしかできない。
開孔部は大径の上部開孔部と、小径の下部開孔部とで構
成され、開孔部内の第１の埋め込み導電層の表面が第１
の層間絶縁膜の表面よりも突出されていないため、一段
目の開孔部が十分なマージンの得られるパッドとして形
成されることになり、二段目の開孔部の形成に際しての
マージンを確保することができる。因みに、１Ｇビット
ＤＲＡＭの場合には、本発明では、層間絶縁膜の膜厚か
らパッドが絶縁膜中に埋め込まれた膜厚を差し引いた２
００ｎｍ程度の膜厚のパッドがパッドの端まで形成され
ているのに対して、第１の従来技術ではパッド間のショ
ートを避けるためにパッドの膜厚はせいぜい１００ｎｍ
程度にしかできない。
【００３７】また、本発明では、一段目の開孔部が層間
絶縁膜中に埋め込まれた構造とされているため、開孔部
の相互間のショートが防止できるとともに、第１の配線
とのショートが防止でき、かつ下部開孔部が小径である
ために、半導体基板上の導電層とのショートも防止で
き、そのマージンを更に大きなものにできる。また、一
段面の開孔部の表面が層間絶縁膜の表面よりも凹んだ構
成とすれば、第１の配線に対して縦方向にもマージンを
確保することができる。
絶縁膜中に埋め込まれた構造とされているため、開孔部
の相互間のショートが防止できるとともに、第１の配線
とのショートが防止でき、かつ下部開孔部が小径である
ために、半導体基板上の導電層とのショートも防止で
き、そのマージンを更に大きなものにできる。また、一
段面の開孔部の表面が層間絶縁膜の表面よりも凹んだ構
成とすれば、第１の配線に対して縦方向にもマージンを
確保することができる。
【００３８】さらに、本発明では、一段目と二段目の各
開孔部を直接に接続した構成とされるため、図１５の従
来技術で行われていたような一段目と配線層のショート
を抑制するために必要な工程とされていた上部に層間絶
縁膜を形成する工程と、この層間絶縁膜に開孔部を形成
するためのリソグラフィとエッチングとレジスト剥離の
工程の最低４つの工程が不要となり、工程数を削減する
ことができる。
開孔部を直接に接続した構成とされるため、図１５の従
来技術で行われていたような一段目と配線層のショート
を抑制するために必要な工程とされていた上部に層間絶
縁膜を形成する工程と、この層間絶縁膜に開孔部を形成
するためのリソグラフィとエッチングとレジスト剥離の
工程の最低４つの工程が不要となり、工程数を削減する
ことができる。
【図１】本発明の半導体装置の主要部の断面図であり、
図８のＡＡ線に相当する断面図である。
図８のＡＡ線に相当する断面図である。
【図２】図１の半導体装置の第１の実施形態の製造工程
を示す断面図のその１である。
を示す断面図のその１である。
【図３】第１の実施形態の製造工程を示す断面図のその
２である。
２である。
【図４】第１の実施形態の製造工程を示す断面図のその
３である。
３である。
【図５】図１の半導体装置の第２の実施形態の製造工程
を示す断面図のその１である。
を示す断面図のその１である。
【図６】第２の実施形態の製造工程を示す断面図のその
２である。
２である。
【図７】第２の実施形態の製造工程を示す断面図のその
３である。
３である。
【図８】本発明が適用されるＤＲＡＭの平面レイアウト
図である。
図である。
【図９】第１の従来技術を工程順に示す断面図のその１
である。
である。
【図１０】第１の従来技術を工程順に示す断面図のその
２である。
２である。
【図１１】第１の従来技術を工程順に示す断面図のその
３である。
３である。
【図１２】第２の従来技術による半導体装置の断面図で
ある。
ある。
【図１３】第２の従来技術の製造方法を工程順に示す断
面図のその１である。
面図のその１である。
【図１４】第２の従来技術の製造方法を工程順に示す断
面図のその２である。
面図のその２である。
【図１５】第２の従来技術の改善例の半導体装置の断面
図である。
図である。
１ Ｐ- 型半導体基板 ５ ワード線（ゲート電極） ６ 第１のエッチングストッパ膜 ７ 第１の層間絶縁膜 ８ 第１のエッチングストッパポリシリコン膜 ９ａ，９ｂ 一段目の開孔部 １０ 第１のサイドウォール導電層 １１ 第１の埋め込み導電層（パッド） １２ ビット線（第１の配線） １３ 第２のエッチングストッパ膜 １４ 第２の層間絶縁膜 １５ 第２のエッチングストッパポリシリコン膜 １６ 第２のサイドウォール導電層 １７ ストレッジノード電極（第２の配線） １８ 二段目の開孔部
Claims (7)
- 【請求項１】 素子が形成された半導体基板と、この半
導体基板上に形成された絶縁膜と、この絶縁膜上に形成
されてこの絶縁膜とエッチング選択性のある第１の層間
絶縁膜と、前記絶縁膜および第１の層間絶縁膜に開設さ
れて前記素子に電気接続される第１の開孔部と、この第
１の開孔部内に形成される第１の埋め込み導電層と、前
記第１の埋め込み導電層の一部の上に形成される第１の
配線と、前記第１の配線及び第１の層間絶縁膜上に形成
される第２の層間絶縁膜と、前記第１の埋め込み導電層
の他の一部上の前記第２の層間絶縁膜に形成される第２
の開孔部と、この第２の開孔部内に形成される第２の配
線またはこれに接続される第２の埋め込み導電層とを備
え、前記第１の開孔部は、前記絶縁膜に開設された小径
の下部開孔部と前記第１の層間絶縁膜に開設された大径
の上部開孔部とで構成され、かつ第１の埋め込み導電層
は第１の層間絶縁膜の表面上には突出されていないこと
を特徴とする半導体装置。 - 【請求項２】 第１の層間絶縁膜と第２の層間絶縁膜と
の間に第２の絶縁膜が形成され、第２の開孔部は前記第
２の絶縁膜に開設された小径の下部開孔部と前記第２の
層間絶縁膜に開設された大径の上部開孔部とで構成され
る請求項１の半導体装置。 - 【請求項３】 上部開孔部の内面には、その内径が下部
開孔部の内径に等しいサイドウォール導電層が形成され
てなる請求項１または２の半導体装置。 - 【請求項４】 素子がＤＲＡＭメモリセルであり、第１
の配線がビット線であり、第２の配線がストレッジノー
ド電極である請求項１ないし３のいずれかの半導体装
置。 - 【請求項５】 素子が形成された半導体基板にエッチン
グストッパ絶縁膜と第１の層間絶縁膜を形成する工程
と、前記第１の層間絶縁膜に上部開孔部を開設する工程
と、前記上部開孔部の内面に第１のサイドウォール導電
層を形成する工程と、前記第１のサイドウォール導電層
をマスクとして前記エッチングストッパ絶縁膜に前記素
子に達するまでの下部開孔部を開設する工程と、前記上
部および下部の各開孔部で構成される第１の開孔部内に
導電材を埋め込んで第１の埋め込み導電層を形成する工
程と、前記第１の埋め込み導電層の一部の上側に第１の
配線を形成する工程と、全面に第２の層間絶縁膜を形成
する工程と、前記第１の埋め込み導電層の他の一部上の
前記第２の層間絶縁膜に開孔部を開設する工程と、この
第２の開孔部に第２の配線またはこれに接続される第２
の埋め込み導電層を形成する工程を含むことを特徴とす
る半導体装置の製造方法。 - 【請求項６】 素子が形成された半導体基板にエッチン
グストッパ絶縁膜と第１の層間絶縁膜を形成する工程
と、前記第１の層間絶縁膜に上部開孔部を開設する工程
と、前記上部開孔部の内面に第１のサイドウォール導電
層を形成する工程と、前記第１のサイドウォール導電層
をマスクとして前記エッチングストッパ絶縁膜に前記素
子に達するまでの下部開孔部を開設する工程と、前記上
部および下部の各開孔部で構成される第１の開孔部内に
導電材を埋め込んで第１の埋め込み導電層を形成する工
程と、前記第１の埋め込み導電層の一部の上側に第１の
配線を形成する工程と、全面に第２のエッチングストッ
パ絶縁膜と第２の層間絶縁膜を形成する工程と、前記第
１の埋め込み導電層の他の一部上の前記第２の層間絶縁
膜に第２の上部開孔部を開設する工程と、この第２の上
部開孔部の内面に第２のサイドウォール導電層を形成す
る工程と、この第２のサイドウォール導電層をマスクと
して前記第２のエッチングストッパ絶縁膜に前記第１の
埋め込み導電層に達するまでの第２の下部開孔部を開設
する工程と、前記第２の上部および下部の各開孔部で構
成される第２の開孔部内に第２の配線またはこれに接続
される第２の埋め込み導電層を形成する工程を含むこと
を特徴とする半導体装置の製造方法。 - 【請求項７】 第１の層間絶縁膜上にエッチングストッ
パバッファ層を形成し、前記第１の埋め込み導電層の形
成時にこのエッチングストッパバッファ層をエッチング
除去する請求項５または６の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002108A JPH09191084A (ja) | 1996-01-10 | 1996-01-10 | 半導体装置及びその製造方法 |
| US08/781,815 US5808365A (en) | 1996-01-10 | 1997-01-09 | Semiconductor device and method of manufacturing the same |
| KR1019970000348A KR970060496A (ko) | 1996-01-10 | 1997-01-09 | 반도체 장치 및 그 제조 방법 |
| US09/144,504 US6162676A (en) | 1996-01-10 | 1998-08-31 | Method of making a semiconductor device with an etching stopper |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8002108A JPH09191084A (ja) | 1996-01-10 | 1996-01-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09191084A true JPH09191084A (ja) | 1997-07-22 |
Family
ID=11520162
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8002108A Pending JPH09191084A (ja) | 1996-01-10 | 1996-01-10 | 半導体装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5808365A (ja) |
| JP (1) | JPH09191084A (ja) |
| KR (1) | KR970060496A (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100855573B1 (ko) * | 2001-03-09 | 2008-09-03 | 삼성전자주식회사 | 상부 컨덕터 클래딩 방법, 강자성 클래딩 제조 방법 및자기 메모리 장치 |
| JP2008288594A (ja) * | 2007-05-16 | 2008-11-27 | Samsung Electronics Co Ltd | 層間導電性コンタクトを含む半導体素子及びその形成方法 |
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| JP2012142599A (ja) * | 1999-10-13 | 2012-07-26 | Sony Corp | 半導体装置およびその製造方法 |
| US8395235B2 (en) | 2009-09-11 | 2013-03-12 | Elpida Memory, Inc. | Semiconductor device |
| TWI514512B (zh) * | 2007-05-16 | 2015-12-21 | Samsung Electronics Co Ltd | 包含層間導體接觸窗之半導體裝置及其製造方法 |
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| JPH10242422A (ja) | 1997-02-28 | 1998-09-11 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
| KR100356826B1 (ko) * | 1997-05-29 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체장치 및 그의 제조방법 |
| JPH1117140A (ja) * | 1997-06-25 | 1999-01-22 | Sony Corp | 半導体装置及びその製造方法 |
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