JPH06120447A - 半導体装置の導電層接続構造およびその構造を備えたｄｒａｍ - Google Patents

Abstract

(57)【要約】 【目的】 スルーホールの上端から下端に向かうに従う
スルーホールの径の減少に基づくコンタクト抵抗の増大
を防ぐことを目的としている。 【構成】 ストレージノード６９と不純物領域５３ａと
の電気的接続を第１スルーホール６１ａと第２スルーホ
ール６７ａの２段構造を用いて行なっている。第１スル
ーホール６１ａ内には第１接続導電膜８３ａが充填さ
れ、第２スルーホール６７ａ内には第２接続導電膜９３
ａが充填されている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は下部導電層と上部導電
層とをスルーホールを用いて電気的に接続する半導体装
置の導電層接続構造およびその導電層接続構造を備えた
ＤＲＡＭに関するものである。

【０００２】

【従来の技術】近年、半導体記憶装置はコンピュータな
どの情報機器のめざましい普及によってその需要が急速
に拡大している。さらに、機能的には大規模な記憶容量
を有し、かつ高速動作が可能なものが要求されている。
これに伴って、半導体装置の高集積化および高速応答性
あるいは高信頼性に関する技術開発が進められている。

【０００３】半導体記憶装置において、記憶情報のラン
ダムな入出力が可能なものにＤＲＡＭ（ダイナミックラ
ンダムアクセスメモリ：Dynamic Random Access Memor
y）がある。一般にＤＲＡＭは多数の記憶情報を蓄積す
る記憶領域であるメモリセルアレイと、外部との入出力
に必要な周辺回路とから構成されている。

【０００４】図２０は、一般的なＤＲＡＭの構成を示す
ブロック図である。図２０において、ＤＲＡＭ１０００
は、記憶情報のデータ信号を蓄積するためのメモリセル
アレイ１１００と、単位記憶回路を構成するメモリセル
を選択するためのアドレス信号を外部から受けるための
ロウアンドカラムアドレスバッファ１２００と、そのア
ドレス信号を解読することによってメモリセルを指定す
るためのロウデコーダ１３００およびカラムデコーダ１
４００と、指定されたメモリセルに蓄積された信号を増
幅して読出すセンスリフレッシュアンプ１５００と、デ
ータ入出力のためのデータインバッファ１６００および
データアウトバッファ１７００と、クロック信号を発生
するクロックジェネレータ１８００と、を含んでいる。

【０００５】半導体チップ上で大きな面積を占めるメモ
リセルアレイ１１００は、単位記憶情報を蓄積するため
のメモリセルがマトリクス状に複数個配列されて形成さ
れている。

【０００６】図２１は、メモリセルアレイ１１００を構
成するメモリセルの４ビット分の等価回路図を示してい
る。図示されたメモリセルは、１個のＭＯＳ（Metal Ox
ideSemiconductor ）トランジスタ１９００と、これに
接続された１個のキャパシタ２０００とから構成される
いわゆる１トランジスタ１キャパシタ型のメモリセルを
示している。このタイプのメモリセルは構造が簡単なた
めメモリセルアレイの集積度を向上させることが容易で
あり、大容量のＤＲＡＭに広く用いられている。

【０００７】図２２はメモリセルアレイ１１００の部分
平面図である。メモリセルアレイ内にはマトリクス状に
配置されたワード線５ａ、５ｂ、５ｃ、５ｄとビット線
１３ａ、１３ｂ、１３ｃがある。３５、３７はストレー
ジノードコンタクト部であり、ストレージノードコンタ
クト部３５、３７でストレージノードはそれぞれシリコ
ン基板に設けられた不純物領域と電気的に接続されてい
る。３３はビット線コンタクト部であり、ビット線１３
ｂはビット線コンタクト部３３でシリコン基板に設けら
れた不純物領域と電気的に接続されている。３４は活性
領域である。

【０００８】図２３は、図２２を矢印Ａ方向から切断し
た状態の断面図である。シリコン基板１には間を隔てて
ソース／ドレイン領域である不純物領域３ａ、３ｂ、３
ｃが形成されている。７ａ、７ｂはフィールド酸化膜で
ある。フィールド酸化膜７ａとフィールド酸化膜７ｂと
の間の領域が活性領域３４である。シリコン基板１上に
は間を隔ててワード線５ａ、５ｂ、５ｃ、５ｄが形成さ
れている。この断面ではワード線５ｂ、５ｃはゲート電
極となっている。ワード線５ａ、５ｂ、５ｃ、５ｄを覆
うようにシリコン基板１上には第１層間絶縁膜９が形成
されている。第１層間絶縁膜９には不純物領域３ｂに到
達するスルーホール１１が形成されている。ビット線１
３ｂはスルーホール１１を介して不純物領域３ｂと電気
的に接続されている。

【０００９】第１層間絶縁膜９上には第２層間絶縁膜１
５が形成されている。第１層間絶縁膜９および第２層間
絶縁膜１５には第１層間絶縁膜９および第２層間絶縁膜
１５を貫通して不純物領域３ａ、３ｃに到達するスルー
ホール１７、１９が形成されている。

【００１０】第２層間絶縁膜１５上にはストレージノー
ド２１、２３が間を隔てて形成されている。ストレージ
ノード２１はスルーホール１７を介して不純物領域３ａ
と電気的に接続されている。ストレージノード２３はス
ルーホール１９を介して不純物領域３ｃと電気的に接続
されている。ストレージノード２１、２３の表面には誘
電体膜２５が形成され、誘電体膜２５の上にはセルプレ
ート２７が形成されている。セルプレート２７の上には
第３層間絶縁膜２９が形成され、第３層間絶縁膜２９の
上には配線膜３１ａ、３１ｂが間を隔てて形成されてい
る。

【００１１】図２３に示す構造の製造方法を以下説明し
ていく。図２４に示すように、ワード線５ａ、５ｂ、５
ｃ、５ｄを覆うようにシリコン基板１上に第１層間絶縁
膜９を形成する。不純物領域３ａ、３ｂ、３ｃ上に位置
する第１層間絶縁膜９の厚みはたとえば１．０μｍであ
る。図２５に示すように、第１層間絶縁膜９上にレジス
ト３９を形成し、レジスト３９に所定のパターニングを
施す。レジスト３９の開口部の径をたとえば０．５μｍ
にする。

【００１２】図２６に示すように、レジスト３９をマス
クとして第１層間絶縁膜９を選択的にエッチング除去
し、不純物領域３ｂに到達するスルーホール１１を形成
する。スルーホール１１の底に行くほど、エッチングガ
スが入りにくくなるので、スルーホール１１の側壁はテ
ーパ状になる。エッチングガスがＣＦ₄ ＋ＣＨＦ₃ ＋Ａ
ｒを用いた反応性イオンエッチングを用いて、ＴＥＯＳ
やＢＰＳＧからなる層間絶縁膜をエッチングしスルーホ
ールを形成した場合、側壁は約８５°傾いた状態で形成
される。スルーホール１１の上端の開口部の径は０．５
μｍである。したがって、スルーホール１１の下端の開
口部の径は０．３３μｍとなる。

【００１３】 ０．５μｍ−２｛１．０μｍ×ｔａｎ（９０°−８５°）｝≒０．３３μｍ 図２７に示すように、レジスト３９を除去する。そして
図２８に示すように、第１層間絶縁膜９上にビット線１
３ｂを形成する。ビット線１３ｂはスルーホール１１を
介して不純物領域３ｂと電気的に接続されている。３３
はビット線コンタクト部である。

【００１４】図２９に示すように、第１層間絶縁膜９上
にたとえば厚さ１．０μｍの第２層間絶縁膜１５を形成
し、第２層間絶縁膜１５上にレジスト４１を形成し、レ
ジスト４１に所定のパターニングを施す。レジスト４１
の開口部の径をたとえば０．５μｍにする。図３０に示
すように、レジスト４１をマスクとして第１層間絶縁膜
９、第２層間絶縁膜１５を選択的にエッチング除去し、
不純物領域３ａ、３ｃに到達するスルーホール１７、１
９を形成する。スルーホール１１の形成と同じエッチン
グ方法を用いてスルーホール１７、１９を形成する。こ
のためスルーホール１７、１９の側壁は約８５°傾く。
したがってスルーホール１７、１９の下端の開口部の径
は０．１５μｍとなる。

【００１５】 ０．５μｍ−２｛２．０μｍ×ｔａｎ（９０°−８５°）｝≒０．１５μｍ 図３１に示すように、レジスト４１を除去した後、第２
層間絶縁膜１５上にストレージノード２１、２３を形成
する。ストレージノード２１はスルーホール１７を介し
て不純物領域３ａと電気的に接続されている。ストレー
ジノード２３はスルーホール１９を介して不純物領域３
ｃと電気的に接続されている。

【００１６】図３２に示すように、ストレージノード２
１、２３を覆うように誘電体膜２５を形成し、誘電体膜
２５上にセルプレート２７を形成する。セルプレート２
７上に第３層間絶縁膜２９を形成した後、第３層間絶縁
膜２９上に配線膜３１ａ、３１ｂを形成する。

【００１７】次に図２３に示す構造の製造方法を平面的
に説明していく。図３３に示すように、シリコン基板上
にフィールド酸化膜７と活性領域３４とを形成する。図
３４に示すように、活性領域３４の３８ａで示す辺をＸ
方向、３８ｂで示す辺をＹ方向としてマスク合わせを
し、ワード線５ａ、５ｂ、５ｃ、５ｄを形成する。ワー
ド線５ａ、５ｂ、５ｃ、５ｄを形成するだけなら、マス
ク合わせの基準はＸ方向だけでよいが、このとき周辺領
域に形成されるトランジスタのゲート電極も同時に形成
される。そのゲート電極はＹ方向に延びているものがあ
るので、そのゲート電極の位置決めを行なうためにＹ方
向を使うのである。図３４に示す状態に対応する断面図
が図２４である。

【００１８】なお、Ｘ方向が縦方向でＹ方向が横方向に
なっているのは、ＤＲＡＭの設計においてはこの図面を
９０°傾けた状態を基準とするからである。つまり、図
３４は説明の便宜上、設計の基準となる方向から９０°
傾けた状態を示している。

【００１９】図３５に示すように、ワード線５ａをＸ方
向、３８ｂで示す辺をＹ方向としてマスク合わせをし、
ビット線１３ｂが不純物領域と電気的に接続する際の孔
となるスルーホール１１（図２６参照）を形成する。Ｘ
方向のマスク合わせの基準をワード線５ａとしたのは、
マスクずれが原因でワード線とスルーホールとが接触
し、ワード線とビット線とが電気的に接続するのを防ぐ
ためである。そして、スルーホール１１の１１ａで示す
辺をＸ方向、１１ｂで示す辺をＹ方向としてマスク合わ
せをし、ビット線１３ａ、１３ｂ、１３ｃを形成する。
ビット線１３ａ、１３ｂ、１３ｃを形成するだけならマ
スク合わせの基準は１１ｂだけでよいが、このとき周辺
領域でＸ方向に延びる配線層を形成するので、１１ａも
マスク合わせの基準としている。マスク合わせの基準と
してスルーホール１１の辺１１ａ、１１ｂを用いたのは
ビット線１３ｂがスルーホール１１上に確実に位置する
ようにするためである。なお３３はビット線コンタクト
部を示している。図３５に示す状態の断面図が図２８で
ある。

【００２０】次に図３６に示すように、ワード線５ａを
Ｘ方向、ビット線１３ａをＹ方向としてマスク合わせを
し、ストレージノードが不純物領域と電気的に接続する
際の孔となるスルーホール１７、１９を形成する。３
５、３７はストレージノードコンタクト部を示してい
る。ビット線およびワード線をマスク合わせの基準にし
ているのは、マスクずれが原因でスルーホールがワード
線やビット線と接触し、ストレージノードがワード線や
ビット線と電気的に接続されるのを防ぐためである。そ
してスルーホール１７の辺１７ａをＸ方向、辺１７ｂを
Ｙ方向としてマスク合わせをし、ストレージノードを形
成する。辺１７ａ、１７ｂをマスク合わせの基準とした
のは、ストレージノードがスルーホール上に確実に位置
するようにするためである。図３６に示す状態の断面図
が図３１である。

【００２１】

【発明が解決しようとする課題】図３０に示すスルーホ
ール１７、１９はエッチングを用いて形成している。先
ほども説明したようにスルーホール１７、１９の底へ向
かうほどエッチングガスが入りにくくなるので、スルー
ホール１７、１９の側壁はテーパ状になる。このためス
ルーホール１７、１９の深さの寸法が大きくなるほどス
ルーホール１７、１９の下端の開口部の径が小さくな
る。スルーホール１７、１９の下端の開口部の径が小さ
くなると、ストレージノードコンタクト部のコンタクト
抵抗が増大し、信号レベルの低下や信号の伝達の遅延等
の不都合を引起こす。これを解決するため、スルーホー
ル１７、１９の上端の開口部の径を大きくすることも考
えられるが、ＤＲＡＭの微細化の要請により、上端の開
口部の径を大きくするのにも限界がある。

【００２２】また、図３３〜図３６ではマスクずれが生
じなかった場合を説明したが、マスクずれが生じた場
合、以下に説明するような不都合を生じる。なお、マス
クずれの余裕を±０．１μｍとする。図３７に示すよう
に、３８ａで示す辺をＸ方向、３８ｂで示す辺をＹ方向
としてマスク合わせをし、ワード線５ａ、５ｂ、５ｃ、
５ｄを形成する。このときＸ方向、Ｙ方向ともにマスク
ずれは生じなかったとする。図３８に示すように、ワー
ド線５ａをＸ方向、３８ｂで示す辺をＹ方向としてマス
ク合わせをし、ビット線１３ｂが不純物領域と電気的に
接続する際の孔となるスルーホール１１を形成する。こ
のとき、Ｘ方向に＋０．１μｍのマスクずれを生じ、Ｙ
方向にはマスクずれが生じなかったとする。Ｘ方向、Ｙ
方向ともにマスクずれが生じなかった場合はスルーホー
ル１１は点線で示す位置に形成される。そして、スルー
ホール１１の１１ａで示す辺をＸ方向、１１ｂで示す辺
をＹ方向としてマスク合わせをし、ビット線１３ａ、１
３ｂ、１３ｃを形成する。このときＸ方向、Ｙ方向とも
にマスクずれを生じなかったとする。但し、ビット線１
３ａ、１３ｂ、１３ｃはＸ方向に＋０．１μｍずれた位
置に形成されたスルーホール１１を基準に形成している
ので、Ｘ方向に＋０．１μｍずれた位置にある。

【００２３】図３９に示すように、ワード線５ａをＸ方
向、ビット線１３ａをＹ方向としてマスク合わせをし、
ストレージノードが不純物領域と電気的に接続する際の
孔となるスルーホール１７、１９を形成する。このとき
Ｘ方向に＋０．１μｍのマスクずれを生じ、Ｙ方向には
マスクずれを生じなかったとする。そしてスルーホール
１７の辺１７ａをＸ方向、辺１７ｂをＹ方向としてマス
ク合わせをし、ストレージノードを形成する。このとき
Ｘ方向、Ｙ方向ともにマスクずれが生じなかったとす
る。

【００２４】図３９をＣ方向から切断して状態の図が図
４０である。Ｘ方向に＋０．１μｍずれた位置に形成さ
れているビット線１３ａを基準にスルーホール１７を形
成し、スルーホール１７はＸ方向に＋０．１μｍずれて
形成されたので、活性領域３４の辺３８ｂを基準とすれ
ばストレージノードコンタクト部３５はＸ方向に＋０．
２μｍずれた位置に形成されたことになる。

【００２５】ストレージノードがビット線やワード線と
接触するのを防ぐため、スルーホール１７形成の際にお
けるマスク合わせの基準をワード線とビット線とにして
いる。したがって、先ほど説明したようにマスクずれが
原因でビット線の形成位置がずれ、このずれたビット線
を基準にスルーホール１７を形成した際にマスクずれを
生じたときは、図４０に示すようにストレージノードコ
ンタクト部３５の全部が不純物領域３ａ上に位置しない
ことが起こる。すなわち、スルーホール１７を形成する
ときのマスク合わせの基準として活性領域３４の辺３８
ａ、３８ｂを基準としていないので、ビット線、スルー
ホールはマスク合わせの余裕の範囲内で形成されても結
果としてはストレージノード２１と不純物領域３ａとの
接続不良が生じる。なお、これ例ではＸ方向にマスクず
れを生じた場合を説明したが、Ｙ方向についても同様の
ことが言える。

【００２６】この発明はかかる従来の問題点を解決する
ためになされたものである。この発明の目的は、コンタ
クト抵抗を小さくすることができる半導体装置の導電層
接続構造を提供することである。

【００２７】この発明の他の目的は、ストレージノード
と不純物領域との電気的接続を確実に行なうことができ
るＤＲＡＭを提供することである。

【００２８】

【課題を解決するための手段】この発明の第１の局面は
下部導電層と上部導電層を電気的に接続する半導体装置
の導電層接続構造である。この発明の第１の局面は、下
部導電層上に形成され、下部導電層に到達する第１スル
ーホールを有する第１層間絶縁層と、第１スルーホール
内に形成され、下部導電層と電気的に接続された第１接
続導電層と、第１層間絶縁層上に形成され、第１接続導
電層に到達する第２スルーホールを有する第２層間絶縁
層と、第２スルーホール内に形成され、第１接続導電層
と電気的に接続された第２接続導電層と、を備えてい
る。第２接続導電層は、第２層間絶縁層上に形成された
上部導電層と電気的に接続されている。

【００２９】この発明の第２の局面は、主表面を有する
半導体基板と、主表面に間を隔てて形成された第１およ
び第２ソース／ドレイン領域と、第１ソース／ドレイン
領域と第２ソース／ドレイン領域との間の主表面上に形
成され、ワード線の一部であるゲート電極と、主表面上
に形成され、第１ソース／ドレイン領域に到達する第１
スルーホールを有する第１層間絶縁層と、第１スルーホ
ール内に形成され、第１ソース／ドレイン領域と電気的
に接続された第１接続導電層と、第１層間絶縁層上に形
成され、第２ソース／ドレイン領域と電気的に接続され
たビット線と、第１層間絶縁層上に形成され、第１接続
導電層に到達する第２スルーホールを有する第２層間絶
縁層と、第２スルーホール内に形成され、第１接続導電
層と電気的に接続された第２接続導電層と、第２層間絶
縁層上に形成され、第２接続導電層と電気的に接続され
たストレージノードと、ストレージノード上に形成され
た誘電体層と、誘電体層上に形成されたセルプレート
と、を備えたＤＲＡＭである。

【００３０】

【作用】スルーホールの上端から下端に向かうに従って
スルーホールの径が小さくなる場合、スルーホールの深
さが浅いほど径の減少量を小さくすることができる。こ
の発明の第１の局面では上下に並んだ第１および第２ス
ルーホールを用いて上部導電層と下部導電層とを電気的
に接続しているので、スルーホールの径の減少量を従来
よりも小さくすることができる。

【００３１】この発明の第２の局面は、第１スルーホー
ルおよび第２スルーホールを用いてストレージノードと
第１ソース／ドレイン領域との電気的接続を行なってい
る。第１スルーホールはビット線より下にあるので、第
１スルーホール形成の際におけるマスク合わせの基準を
Ｘ方向がワード線、Ｙ方向が活性領域の辺にできる。こ
のためＹ方向については活性領域の辺をマスク合わせの
基準にしているので、Ｘ方向についてのマスクずれ量が
マスクずれの余裕の範囲内なら第１スルーホールは第１
ソース／ドレイン領域上に確実に形成される。なお、Ｙ
方向のマスクずれについては、ワード線がＹ方向にずれ
て形成され、そのずれたワード線を基準に第１スルーホ
ールを形成するので、第１スルーホールがＹ方向にずれ
て形成された場合、第１スルーホールは第１ソース／ド
レイン領域上に位置しないことが起きる。すなわち、こ
の発明の第２の局面はＸ方向のマスクずれについて有効
となる。

【００３２】

【実施例】（第１実施例）図１はこの発明の第１実施例
の断面図である。シリコン基板５１の間を隔ててソース
／ドレイン領域である不純物領域５３ａ、５３ｂ、５３
ｃが形成されている。５７ａ、５７ｂはフィールド酸化
膜である。シリコン基板５１上には間を隔ててワード線
５５ａ、５５ｂ、５５ｃ、５５ｄが形成されている。ワ
ード線５５ｂ、５５ｃはこの断面ではゲート電極となっ
ている。５６は活性領域を示している。

【００３３】ワード線５５ａ、５５ｂ、５５ｃ、５５ｄ
を覆うようにＴＥＯＳやＢＰＳＧ等からなる第１層間絶
縁膜５９が形成されている。第１層間絶縁膜５９には、
不純物領域５３ａ、５３ｂ、５３ｃに到達する第１スル
ーホール６１ａ、６１ｂ、６１ｃが形成されている。第
１スルーホール６１ａ、６１ｂ、６１ｃは、タングステ
ンや多結晶シリコンからなる第１接続導電幕８３ａ、８
３ｂ、８３ｃで埋込まれている。

【００３４】第１層間絶縁膜５９上には、ＴＥＯＳやＢ
ＰＳＧ等からなる膜６５ａが形成されている。膜６５ａ
には、第１接続導電膜８３ｂに到達する第２スルーホー
ル６７ｂが形成されている。膜６５ａ上にはビット線６
３が形成され、ビット線６３は第１接続導電膜８３ｂと
電気的に接続されている。

【００３５】膜６５ａ上には同じくＴＥＯＳやＢＰＳＧ
等からなる膜６５ｂが形成されている。膜６５ａ、６５
ｂが第２層間絶縁膜６５を構成している。第２層間絶縁
膜６５には、膜６５ａ、６５ｂを貫通して第１接続導電
膜８３ａ、８３ｃに到達する第２スルーホール６７ａ、
６７ｃが形成されている。

【００３６】膜６５ｂ上には多結晶シリコン等からなる
ストレージノード６９、７１が形成されている。ストレ
ージノード６９は第２スルーホール６７ａを介して第１
接続導電膜８３ａと電気的に接続されている。ストレー
ジノード６９のうち第２スルーホール６７ａ内にある部
分を第２接続導電膜９３ａと呼ぶ。ストレージノード７
１も同じように第２スルーホール６７ｃを介して第１接
続導電膜８３ｃと電気的に接続されている。９３ｃは第
２接続導電膜である。

【００３７】ストレージノード６９、７１の上には誘電
体膜７３が形成され、誘電体膜７３の上にはセルプレー
ト７５が形成されている。セルプレート７５上には第３
層間絶縁膜７７が形成され、第３層間絶縁膜７７上には
配線膜７９ａ、７９ｂが形成されている。

【００３８】この発明の第１実施例の製造方法を以下説
明していく。図２に示すように、ワード線５５ａ、５５
ｂ、５５ｃ、５５ｄを覆うように第１層間絶縁膜５９を
形成した。不純物領域５３ａ、５３ｂ、５３ｃ上に位置
する第１層間絶縁膜５９の厚みはたとえば１．０μｍで
ある。図３に示すように、第１層間絶縁膜５９上にレジ
スト８１を形成し、レジスト８１に所定のパターニング
を施した。レジスト８１の開口部の径をたとえば０．５
μｍにした。そして、レジスト８１をマスクとして第１
層間絶縁膜５９を反応性イオンエッチングを用いてエッ
チング除去した。エッチングガスはＣＦ₄ ＋ＣＨＦ₃ ＋
Ａｒを用いた。したがってスルーホール６１ａ、６１
ｂ、６１ｃの側壁は８５°傾いた。スルーホールの側壁
の傾きが８５°で、スルーホールの上端の開口部の径が
０．５μｍだから、スルーホールの下端の開口部の径は
０．３３μｍとなった。

【００３９】図４に示すように、第１層間絶縁膜５９全
面にＣＶＤ法を用いて多結晶シリコン膜を形成し、この
多結晶シリコン膜をエッチバックすることにより、第１
スルーホール６１ａ、６１ｂ、６１ｃ内に第１接続導電
膜８３ａ、８３ｂ、８３ｃを埋込んだ。図５に示すよう
に、第１層間絶縁膜５９上にＴＥＯＳやＢＰＳＧ等から
なる膜６５ａを形成した。フォトリソグラフィ技術を用
いて第１接続導電膜８３ｂが露出するように第２スルー
ホール６７ｂを形成した。なお、膜６５ａの厚みの値は
あまり大きくなくてもよいので、図３に示す工程におい
て第１スルーホール６１ｂを形成せず、図５に示す工程
において第２スルーホール６７ｂ形成後、続けて第１ス
ルーホール６１ｂを形成しても、第１スルーホール６１
ｂの下端の開口部の径が小さくなりすぎることはない。

【００４０】第２スルーホール６７ｂ形成後、膜６５ａ
上に多結晶シリコン膜を形成し、この多結晶シリコン膜
にパターニングを施しビット線６３を形成した。図６に
示すように、膜６５ａ上にＴＥＯＳやＢＰＳＧ等からな
る膜６５ｂを形成した。そして膜６５ｂ上にレジスト９
１を形成し、レジスト９１に所定のパターニングを施し
た。レジスト９１の開口部の径はたとえば０．５μｍに
した。レジスト９１をマスクとして反応性イオンエッチ
ングを用いて膜６５ｂ、６５ａをエッチング除去し、第
２スルーホール６７ａ、６７ｃを形成した。エッチング
ガスはＣＦ₄ ＋ＣＨＦ₃ ＋Ａｒを用いた。したがってス
ルーホール６７ａ、６７ｃの側壁は８５°傾いた。スル
ーホール６７ａの上端の開口部の径が０．５μｍである
ので、下端の径は０．３３μｍとなった。そしてレジス
ト９１を除去した。

【００４１】図７に示すように、膜６５ｂ上にＣＶＤ法
を用いて多結晶シリコン膜を形成し、所定のパターニン
グを施すことによりストレージノード６９、７１を形成
した。図８に示すように、ストレージノード６９、７１
の上にシリコン酸化膜とシリコン窒化膜とを積層した構
造の誘電体膜７３を形成し、誘電体膜７３の上に多結晶
シリコンからなるセルプレート７５を形成した。セルプ
レート７５上にシリコン酸化膜からなる第３層間絶縁膜
を形成し、第３層間絶縁膜７７の上にアルミニウムから
なる配線膜７９ａ、７９ｂを形成した。

【００４２】図３２に示すように、深さの寸法が２．０
μｍのスルーホール１７の下端の開口部の径は０．１５
μｍであるのに対し、この第１実施例の方法によれば図
１に示すように０．３３μｍとなる。したがって、従来
に比べコンタクト抵抗を約４分の１にすることができ
る。

【００４３】（第２実施例）図９はこの発明の第２実施
例の断面図である。図１に示すこの発明の第１実施例と
の違いは、第１スルーホール６１ａ、６１ｂ、６１ｃと
第２スルーホール６７ａ、６７ｂ、６７ｃとの間に多結
晶シリコンからなるパッド電極９５ａ、９５ｂ、９５ｃ
を設けたことである。これにより、第２スルーホール６
７ａ、６７ｂ、６７ｃ形成時、マスクずれの量が大きく
なっても確実にストレージノードやビット線と不純物領
域との電気的接続を行なえる。なお、図１の符号を示す
ものと同一のものについては同一符号を付してある。こ
の発明の第２実施例の製造方法を以下説明していく。

【００４４】第１実施例で説明した図２〜図４に示す工
程を経た後、図１０に示すように第１層間絶縁膜５９上
にＣＶＤ法を用いて多結晶シリコン膜９７を形成した。
図１１に示すように多結晶シリコン膜９７に所定のパタ
ーニングを施すことにより、第１接続導電膜８３ａ、８
３ｂ、８３ｃそれぞれに接続するパッド電極９５ａ、９
５ｂ、９５ｃを形成した。

【００４５】図１２に示すように、第１層間絶縁膜５９
上に膜６５ａを形成した後フォトリソグラフィ技術を用
いてパッド電極９５ｂ上にスルーホール６７ｂを形成し
た。後の工程は第１実施例と同じであり、図１３に示す
ようにビット線６３、膜６５ｂ、ストレージノード６
９、７１、誘電体膜７３、セルプレート７５、第３層間
絶縁膜７７、配線膜７９ａ、７９ｂを形成した。

【００４６】（第３実施例）図１８はこの発明の第３実
施例の断面図である。第３実施例の製造方法を平面的に
説明していく。図１４に示すように、シリコン基板に形
成された活性領域５６の５８ａで示す辺をＸ方向、５８
ｂで示す辺をＹ方向としてマスク合わせをし、ワード線
５５ａ、５５ｂ、５５ｃ、５５ｄを形成した。なお、マ
スクずれの余裕を±０．１μｍとする。Ｘ方向、Ｙ方向
ともにマスクずれが生じなかった。

【００４７】図１５に示すように、ワード線５５ａをＸ
方向、５８ｂで示す辺をＹ方向としてマスク合わせを
し、第１スルーホール６１ａ、６１ｂ、６１ｃを形成し
た。そして第１接続導電膜を第１スルーホール６１ａ、
６１ｂ、６１ｃに埋込んだ。６０ａ、６０ｂ、６０ｃが
第１接続導電膜コンタクト部である。第１スルーホール
６１ａ、６１ｂ、６１ｃ形成時Ｘ方向に＋０．１μｍの
マスクずれが生じ、Ｙ方向にはマスクずれが生じなかっ
た。Ｘ方向、Ｙ方向ともにマスクずれが生じなかった場
合は第１接続導電膜コンタクト部６０ａ、６０ｂ、６０
ｃは点線で示す位置になる。

【００４８】図１６に示すように、第１スルーホール６
１ｂの辺６２ａをＸ方向、６２ｂをＹ方向としてマスク
合わせをし、ビット線６３ａ、６３ｂ、６３ｃを形成し
た。このとき、Ｘ方向、Ｙ方向ともにマスクずれが生じ
なかった。但し、ビット線６３ａ、６３ｂ、６３ｃはＸ
方向に＋０．１μｍずれた位置に形成された第１スルー
ホール６１ｂを基準に形成しているので、Ｘ方向に＋
０．１μｍずれた位置にある。

【００４９】図１７に示すように、ワード線５５ａをＸ
方向、ビット線６３ａをＹ方向としてマスク合わせを
し、第２スルーホール６７ａ、６７ｃを形成した。６４
ａ、６４ｃは第２接続導電膜コンタクト部である。この
とき、Ｘ方向には＋０．１μｍのマスクずれが生じ、Ｙ
方向にはマスクずれが生じなかった。

【００５０】図１７をＢ方向から切断した状態の断面図
が図１８である。ビット線６３ａと第２接続導電膜９３
ａとが接触しないように、第２スルーホール６７ａを形
成する際にはビット線６３ａをマスク合わせの基準にし
ている。ビット線６３ａは活性領域５６の辺５８ｂを基
準にＸ方向に＋０．１μｍずれている。第２スルーホー
ル６７ａはＸ方向に＋０．１μｍずれて形成されたビッ
ト線６３ａを基準に形成し、ビット線６３ａを基準にＸ
方向に＋０．１μｍずれて形成された。したがって、第
２スルーホール６７ａは辺５８ｂを基準としてはＸ方向
に＋０．２μｍずれていることになる。

【００５１】従来は第２スルーホール６７ａが不純物領
域５３ａまで到達する構造をしているが、この従来の構
造だとスルーホール形成の際にフィールド酸化膜５７の
一部を削るおそれがあるが、第３実施例では第２スルー
ホール６７ａは第１層間絶縁膜５９上で止まっているの
でこのようなことは起きない。

【００５２】したがって第３実施例によれば第１スルー
ホール６１ａのＸ方向のマスクずれがマスクずれの余裕
の範囲内であり、第２スルーホール６７ａのＸ方向のマ
スクずれがマスクずれの余裕の範囲内であれば、ストレ
ージノード６９と不純物領域５３ａとの電気的接続を確
実に行なうことができる。なおＹ方向のマスクずれにつ
いてはこの発明を用いても従来とあまり変わりはない。
つまり、図１５に示すワード線５５ａがＹ方向に＋０．
１μｍずれて形成され、このずれて形成されたワード線
５５ａを基準に第１スルーホール６１ａを形成し、第１
スルーホール６１ａがＹ方向に＋０．１μｍずれて形成
されたとすると、第１スルーホール６１ａは辺５８ａを
基準に＋０．２μｍずれて形成されることになる。これ
は従来と同じである。

【００５３】なお図１９に示すように、ビット線６３ａ
と６３ｂとの間に余裕があれば、第２スルーホール６７
ａの開口部の径を大きくしてもよい。第２スルーホール
６７ａの開口部の径を大きくすればマスクずれの量が大
きくても第２接続導電膜９３ａと第１接続導電膜８３ａ
とを確実に接続することができる。

【００５４】以上説明してきたこの発明の第１〜第３実
施例ではスルーホールを第１スルーホール６１ａ、第２
スルーホール６７ａの２段構造にしているが、この発明
においてはこれに限定されるわけではなく、３段以上の
構造であってもよい。

【００５５】

【発明の効果】この発明の第１の局面によれば、スルー
ホールの径の減少量を小さくすることができるので、コ
ンタクト抵抗の増大を防止することができる。したがっ
て、コンタクト抵抗が原因となる信号レベルの低下や信
号の遅延等の問題を解決することができる。

【００５６】この発明の第２の局面によればストレージ
ノードと第１ソース／ドレイン領域との電気的接続を第
１スルーホールと第２スルーホールとの２段構造で行な
っている。したがって、スルーホールの下端の開口部の
減少量を従来より小さくすることができるので、コンタ
クト抵抗の増大を防止することができる。

【００５７】また、この発明の第２の局面によれば、第
１ソース／ドレイン領域とストレージノードとの電気的
接続を第１スルーホールと第２スルーホールの２段構造
で行なっているので、マスクずれに対して従来より強く
なり、したがって従来よりもストレージノードと第１ソ
ース／ドレイン領域との電気的接続を確実に行なうこと
ができる。

【図面の簡単な説明】

【図１】この発明の第１実施例の断面図である。

【図２】この発明の第１実施例の製造方法の第１工程を
示す断面図である。

【図３】この発明の第１実施例の製造方法の第２工程を
示す断面図である。

【図４】この発明の第１実施例の製造方法の第３工程を
示す断面図である。

【図５】この発明の第１実施例の製造方法の第４工程を
示す断面図である。

【図６】この発明の第１実施例の製造方法の第５工程を
示す断面図である。

【図７】この発明の第１実施例の製造方法の第６工程を
示す断面図である。

【図８】この発明の第１実施例の製造方法の第７工程を
示す断面図である。

【図９】この発明の第２実施例の断面図である。

【図１０】この発明の第２実施例の製造方法の第１工程
を示す断面図である。

【図１１】この発明の第２実施例の製造方法の第２工程
を示す断面図である。

【図１２】この発明の第２実施例の製造方法の第３工程
を示す断面図である。

【図１３】この発明の第２実施例の製造方法の第４工程
を示す断面図である。

【図１４】この発明の第３実施例の製造方法の第１工程
を示す平面図である。

【図１５】この発明の第３実施例の製造方法の第２工程
を示す平面図である。

【図１６】この発明の第３実施例の製造方法の第３工程
を示す平面図である。

【図１７】この発明の第３実施例の製造方法の第４工程
を示す平面図である。

【図１８】図１７を矢印Ｂ方向から切断した状態の断面
図である。

【図１９】この発明の第３実施例の変形例の断面図であ
る。

【図２０】従来のＤＲＡＭのブロック図である。

【図２１】従来のメモリセルの等価回路図である。

【図２２】従来のメモリセルアレイの部分平面図であ
る。

【図２３】図２２を矢印Ａ方向から切断した状態の断面
図である。

【図２４】従来の半導体装置の導電層接続構造の製造方
法の第１工程を示す断面図である。

【図２５】従来の半導体装置の導電層接続構造の製造方
法の第２工程を示す断面図である。

【図２６】従来の半導体装置の導電層接続構造の製造方
法の第３工程を示す断面図である。

【図２７】従来の半導体装置の導電層接続構造の製造方
法の第４工程を示す断面図である。

【図２８】従来の半導体装置の導電層接続構造の製造方
法の第５工程を示す断面図である。

【図２９】従来の半導体装置の導電層接続構造の製造方
法の第６工程を示す断面図である。

【図３０】従来の半導体装置の導電層接続構造の製造方
法の第７工程を示す断面図である。

【図３１】従来の半導体装置の導電層接続構造の製造方
法の第８工程を示す断面図である。

【図３２】従来の半導体装置の導電層接続構造の製造方
法の第９工程を示す断面図である。

【図３３】マスクずれが生じない場合における従来の半
導体装置の導電層接続構造の製造方法の第１工程を示す
平面図である。

【図３４】マスクずれが生じない場合における従来の半
導体装置の導電層接続構造の製造方法の第２工程を示す
平面図である。

【図３５】マスクずれが生じない場合における従来の半
導体装置の導電層接続構造の製造方法の第３工程を示す
平面図である。

【図３６】マスクずれが生じない場合における従来の半
導体装置の導電層接続構造の製造方法の第４工程を示す
平面図である。

【図３７】マスクずれが生じた場合における従来の半導
体装置の導電層接続構造の製造方法の第１工程を示す平
面図である。

【図３８】マスクずれが生じた場合における従来の半導
体装置の導電層接続構造の製造方法の第２工程を示す平
面図である。

【図３９】マスクずれが生じた場合における従来の半導
体装置の導電層接続構造の製造方法の第３工程を示す平
面図である。

【図４０】図３９を矢印Ｃ方向から切断した状態の断面
図である。

【符号の説明】

５１ シリコン基板 ５３ａ、５３ｂ、５３ｃ 不純物領域 ５５ａ、５５ｂ、５５ｃ、５５ｅ ワード線 ５９ 第１層間絶縁膜 ６１ａ、６１ｂ、６１ｃ 第１スルーホール ６３ ビット線 ６５ 第２層間絶縁膜 ６７ａ、６７ｂ、６７ｃ 第２スルーホール ６９、７１ ストレージノード ７５ セルプレート ８３ａ、８３ｂ、８３ｃ 第１接続導電膜 ９３ａ、９３ｃ 第２接続導電膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】 下部導電層と上部導電層とを電気的に接
   続する半導体装置の導電層接続構造であって、 前記下部導電層上に形成され、前記下部導電層に到達す
   る第１スルーホールを有する第１層間絶縁層と、 前記第１スルーホール内に形成され、前記下部導電層と
   電気的に接続された第１接続導電層と、 前記第１層間絶縁層上に形成され、前記第１接続導電層
   に到達する第２スルーホールを有する第２層間絶縁層
   と、 前記第２スルーホール内に形成され、前記第１接続導電
   層と電気的に接続された第２接続導電層と、を備え、 前記第２接続導電層は、前記第２層間絶縁層上に形成さ
   れた前記上部導電層と電気的に接続されている、半導体
   装置の導電層接続構造。
2. 【請求項２】 主表面を有する半導体基板と、 前記主表面に間を隔てて形成された第１および第２ソー
   ス／ドレイン領域と、 前記第１ソース／ドレイン領域と前記第２ソース／ドレ
   イン領域との間の前記主表面上に形成され、ワード線の
   一部であるゲート電極と、 前記主表面上に形成され、前記第１ソース／ドレイン領
   域に到達する第１スルーホールを有する第１層間絶縁層
   と、 前記第１スルーホール内に形成され、前記第１ソース／
   ドレイン領域と電気的に接続された第１接続導電層と、 前記第１層間絶縁層上に形成され、前記第２ソース／ド
   レイン領域と電気的に接続されたビット線と、 前記第１層間絶縁層上に形成され、前記第１接続導電層
   に到達する第２スルーホールを有する第２層間絶縁層
   と、 前記第２スルーホール内に形成され、前記第１接続導電
   層と電気的に接続された第２接続導電層と、 前記第２層間絶縁層上に形成され、前記第２接続導電層
   と電気的に接続されたストレージノードと、 前記ストレージノード上に形成された誘電体層と、 前記誘電体層上に形成されたセルプレートと、 を備えたＤＲＡＭ。