KR100278654B1 - 디램소자의셀커패시터형성방법 - Google Patents

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Abstract

본 발명은 디램소자의 셀 커패시터 형성방법에 관한 것으로, 반도체기판 상에 층간절연막을 형성하고, 층간절연막을 패터닝하여 반도체기판의 소정영역을 노출시키는 제1 매몰콘택홀을 형성한다. 제1 매몰콘택홀 내에 플러그 패턴을 형성한 다음, 결과물 전면에 식각저지막을 형성한다. 식각저지막을 패터닝하여 플러그 패턴의 상부직경보다 작은 직경을 갖고 플러그 패턴의 소정영역을 노출시키는 제2 매몰콘택홀을 형성한다. 계속해서, 제2 매몰콘택홀을 덮는 스토리지 전극을 형성한다. 또한, 제1 매몰콘택홀은 층간절연막 및 제1 식각저지막을 순차적으로 형성한 다음, 제1 식각저지막 및 층간절연막을 연속적으로 패터닝함으로써 형성되어질 수도 있다. 이때, 제1 매몰콘택홀을 채우는 플러그 패턴을 형성하고, 그 결과물 전면에 제2 식각저지막을 형성한다. 그리고, 제2 식각저지막을 패터닝하여 플러그 패턴의 소정영역을 노출시키는 제2 매몰콘택홀을 형성한다. 이어서, 제2 매몰콘택홀을 덮는 스토리지 전극을 형성한다.

Description

디램소자의 셀 커패시터 형성방법{Method for forming cell capacitor in DRAM device}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 디램소자(DRAM device)의 셀 커패시터를 형성하는 방법에 관한 것이다.
반도체소자중에 디램과 같은 기억소자는 하나의 억세스 트랜지스터와 하나의 셀 커패시터로 구성된 단위 셀을 구비한다. 셀 커패시터는 억세스 트랜지스터의 소오스 영역(또는 드레인 영역)과 전기적으로 연결된 스토리지 전극, 유전체막 및 플레이트 전극이 차례로 적층된 구조를 갖는다. 셀 커패시터의 커패시턴스는 디램 셀의 전기적인 특성 및 신뢰성과 직접적으로 관련이 있다. 다시 말해서, 셀 커패시턴스를 증가시킬수록 디램 셀에 저장된 정보가 소멸되는 현상을 방지하기 위한 리프레쉬 신호의 주기를 증가시킬 수 있음은 물론, 알파 입자(α-particle)에 의한 소프트 에러 발생률(SER; soft error rate)을 감소시킬 수 있다. 이에 따라, 셀 커패시턴스를 증가시키면, 디램소자의 전력소모를 감소시킬 수 있음은 물론 디램 셀의 신뢰성을 향상시킬 수 있다. 그러나, 디램소자의 집적도가 증가할수록 하나의 셀이 차지하는 면적은 점점 감소하고 있다. 따라서, 제한된 면적 내에 큰 커패시턴스(large capacitance)를 갖는 셀 커패시터를 형성하기 위한 여러 가지의 방법이 제안된 바 있다. 기본적으로, 제한된 면적 내에 형성되는 셀 커패시터의 커패시턴스를 증가시키기 위해서는 스토리지 전극의 표면적을 증가시키거나 스토리지 전극 및 플레이트 전극 사이의 유전체막을 얇게 형성하여야 한다. 다른 한편으로는, 높은 유전상수(high dielectric constant)를 갖는 물질막으로 유전체막을 형성할 수도 있다. 그러나, 유전체막을 얇게 형성하면 커패시터의 누설전류 특성이 저하되고, 유전체막을 유전상수가 높은 물질막으로 형성하면 공정이 복잡해지는 문제점이 있다. 따라서, 최근에 스토리지 전극의 높이를 증가시키어 스토리지 전극의 표면적을 증가시키는 방법이 널리 사용되고 있다.
도 1 내지 도 3은 종래의 스토리지 전극을 형성하는 방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(1)의 소정영역에 복수의 소자분리막(3)을 형성한다. 상기 복수의 소자분리막(3)이 형성된 결과물 상에 층간절연막(5), 예컨대 평탄화된 실리콘산화막을 형성하고 상기 층간절연막(5)을 패터닝하여 상기 소자분리막(3)들 사이의 활성영역을 노출시키는 복수의 매몰콘택홀(buried contact hole; H)을 형성한다. 상기 층간절연막(5)의 내부에는 디램 셀의 비트라인(7)이 형성될 수 있다.
도 2를 참조하면, 상기 매몰콘택홀(H)이 형성된 결과물 전면에 상기 매몰콘택홀(H)을 채우는 도전체막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 다음에, 상기 도전체막을 패터닝하여 상기 각 매몰콘택홀(H)을 덮는 복수의 스토리지 전극(9)을 형성한다. 이때, 상기 각 스토리지 전극(9)들 사이에 도전체막의 잔유물(residue)이 존재하는 것을 방지하기 위하여 상기 도전체막은 과도식각 공정에 의해 형성된다. 이에 따라, 도 2에 도시된 바와 같이 스토리지 전극(9)을 패터닝하기 위한 사진공정시 오정렬이 발생하는 경우 매몰콘택홀(H) 내의 도전체막 일부가 식각되어 그루브(G)가 형성된다. 이와 같이 그루브(G)가 형성되면, 매몰콘택홀(H)의 상부에서 스토리지 전극(9)의 횡단면이 좁아지는 부분이 존재한다.
도 3은 상기 스토리지 전극(9)의 표면을 세정하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 스토리지 전극(9)의 표면에 형성된 자연산화막 및 오염입자(particle) 등을 제거하기 위하여 상기 스토리지 전극(9)이 형성된 결과물을 화학용액, 예컨대 산화막 식각용액(oxide etchant)으로 세정한다. 이때, 상기 층간절연막(5)의 표면이 식각되어 각 스토리지 전극(9)의 한 쪽 가장자리 아래에 언더컷(undercut) 영역이 형성된다. 이와 아울러, 도 3에 도시된 바와 같이 상기 스토리지 전극(9)의 상부가 쉽게 넘어져서 리프팅되는 현상이 발생할 수 있다. 상기 리프팅된 스토리지 전극(9)은 후속공정시 반도체기판 표면을 오염시키어 패턴불량 등을 유발시킴은 물론 스토리지 전극(9)들 사이의 전기적인 격리 특성을 저하시킨다.
상술한 바와 같이 종래의 스토리지 전극 형성방법에 따르면, 스토리지 전극을 형성하기 위한 사진공정시 오정렬이 발생할 경우 스토리지 전극의 가운데 부분의 횡단면이 좁게 형성된다. 이에 따라, 스토리지 전극의 상부가 쉽게 넘어지는 현상이 발생하여 반도체 기판의 표면이 오염된다.
본 발명의 목적은 반도체기판의 표면이 오염되는 현상을 방지할 수 있는 디램소자의 셀 커패시터 형성방법을 제공하는 데 있다.
도 1 내지 도 3은 종래의 셀 커패시터를 구성하는 스토리지 전극 형성방법을 설명하기 위한 단면도들이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 셀 커패시터 형성방법을 설명하기 위한 단면도들이다.
도 7 내지 도 11은 본 발명의 다른 실시예에 따른 셀 커패시터 형성방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상에 상기 반도체기판의 소정영역과 접촉하는 플러그 패턴을 형성하고, 상기 플러그 패턴과 접촉하는 스토리지 전극을 형성한다. 여기서, 상기 스토리지 전극은 상기 플러그 패턴의 상부면과 접촉할 수도 있고, 상기 플러그 패턴의 상부 측벽 및 상부면 모두와 접촉할 수도 있다.
본 발명의 일 실시예에 따르면, 반도체기판 상에 층간절연막을 형성하고 상기 층간절연막을 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 제1 매몰콘택홀을 형성한다. 여기서, 상기 층간절연막은 평탄화된 실리콘산화막, 예컨대 도우핑된 실리콘산화막(doped silica glass) 또는 언도우프트 실리콘산화막(undoped silica glass)으로 형성하는 것이 바람직하다. 다른 한편으로, 상기 층간절연막은 도우핑된 실리콘산화막 및 언도우프트 실리콘산화막으로 구성될 수도 있다. 상기 도우핑된 실리콘산화막은 BPSG막 또는 PSG막으로 형성할 수 있다. 상기 제1 매몰콘택홀이 형성된 결과물 전면에 상기 제1 매몰콘택홀을 채우는 도전체막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 층간절연막이 노출될 때까지 상기 도전체막을 전면식각(blanket etch)하여 상기 제1 매몰콘택홀 내에 플러그 패턴을 형성한다. 상기 전면식각은 화학기계적 연마(CMP) 공정으로 실시하는 것이 바람직하다. 계속해서, 상기 플러그 패턴이 형성된 결과물 전면에 식각저지막, 예컨대 실리콘질화막을 형성하고, 상기 식각저지막을 패터닝하여 상기 플러그 패턴의 상부면을 노출시키는 제2 매몰콘택홀을 형성한다. 이때, 상기 제2 매몰콘택홀의 직경은 제2 매몰콘택홀 및 플러그 패턴 사이의 오정렬(mis-alignment)을 고려하여 상기 제1 매몰콘택홀의 상부직경, 즉 플러그 패턴의 상부 직경보다 작은 것이 바람직하다. 상기 제2 매몰콘택홀이 형성된 결과물 전면에 도우핑된 폴리실리콘막 등과 같은 도전체막을 형성하고, 상기 도전체막을 패터닝하여 상기 제2 매몰콘택홀을 덮는 스토리지 전극을 형성한다.
본 발명의 다른 실시예에 따르면, 반도체기판 상에 층간절연막 및 제1 식각저지막을 순차적으로 형성한다. 상기 층간절연막은 평탄화된 실리콘산화막, 예컨대 도우핑된 실리콘산화막 또는 언도우프트 실리콘산화막으로 형성하는 것이 바람직하고, 상기 제1 식각저지막은 실리콘질화막으로 형성하는 것이 바람직하다. 다른 한편으로, 상기 층간절연막은 도우핑된 실리콘산화막 및 언도우프트 실리콘산화막으로 구성될 수도 있다. 상기 식각저지막 및 상기 층간절연막을 연속적으로 패터닝하여 상기 반도체기판의 소정영역을 노출시키는 제1 매몰콘택홀을 형성한다. 상기 제1 매몰콘택홀이 형성된 결과물 전면에 제1 매몰콘택홀을 채우는 도전체막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 도전체막을 제1 식각저지막이 노출될 때까지 전면식각하여 제1 매몰콘택홀 내에 플러그 패턴을 형성한다. 상기 전면식각은 화학기계적 연마 공정으로 실시하는 것이 바람직하다. 상기 플러그 패턴이 형성된 결과물 전면에 제2 식각저지막을 형성하고, 상기 제2 식각저지막을 패터닝하여 상기 플러그 패턴을 노출시키는 제2 매몰콘택홀을 형성한다. 상기 제2 식각저지막은 실리콘질화막 또는 실리콘산화막으로 형성하는 것이 바람직하다. 상기 제2 매몰콘택홀 및 플러그 패턴 사이에 오정렬이 발생되면, 플러그 패턴 및 플러그 패턴의 주변까지 노출될 수도 있다. 이때, 상기 제1 및 제2 식각저지막을 연속적으로 식각하여 플러그 패턴의 상부측벽을 노출시키는 제2 매몰콘택홀을 형성하는 것이 바람직하다. 계속해서, 상기 제2 매몰콘택홀이 형성된 결과물 전면에 도우핑된 폴리실리콘막과 같은 도전체막을 형성하고, 상기 도전체막을 패터닝하여 상기 제2 매몰콘택홀을 덮는 스토리지 전극을 형성한다.
상술한 본 발명의 실시예들에 의하면, 제1 매몰콘택홀 내에 플러그 패턴을 형성하고, 상기 플러그 패턴을 노출시키는 제2 매몰콘택홀을 덮는 스토리지 전극을 형성함으로써, 안정된 스토리지 전극을 형성할 수 있다. 이에 따라, 후속공정시 스토리지 전극이 리프팅되는 현상을 억제시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 여기서, 각 도면은 디램소자의 셀 어레이 영역의 일 부분을 나타내고, 각 셀은 설명의 편의상 COB(capacitor over bitline) 구조를 갖는 셀을 채택하였다. 그러나, 본 발명은 COB 구조의 셀을 갖는 디램소자에 한정되지 않고 매몰콘택홀을 갖는 모든 반도체소자에 적용하는 것이 가능하다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 디램소자의 셀 커패시터를 형성하는 방법을 설명하기 위한 단면도들이다.
도 4를 참조하면, 반도체기판(11)의 소정영역에 활성영역을 한정하는 소자분리막(13)을 형성하고, 활성영역 상에 디램 셀의 억세스 트랜지스터(도시하지 않음)를 형성한다. 상기 소자분리막(13)은 로코스(LOCOS; local oxidation of silicon) 공정 또는 트렌치 공정을 사용하여 형성할 수 있다. 상기 억세스 트랜지스터가 형성된 결과물 전면에 제1 층간절연막을 형성하고, 상기 제1 층간절연막을 패터닝하여 억세스 트랜지스터의 소오스 영역(또는 드레인 영역)을 노출시키는 비트콘택홀(도시하지 않음)을 형성한다. 이어서, 상기 비트콘택홀을 통하여 상기 억세스 트랜지스터의 소오스 영역과 전기적으로 연결되는 비트라인(17)을 형성한다. 상기 비트라인(17)이 형성된 결과물 전면에 제2 층간절연막을 형성한다. 여기서, 상기 제1 층간절연막 및 제2 층간절연막은 하나의 층간절연막(15)을 구성한다. 제1 층간절연막은 BPSG막 또는 PSG막과 같은 도우핑된 실리콘산화막을 형성한 후 이를 800℃ 내지 950℃의 고온에서 리플로우시키는 것이 바람직하고, 제2 층간절연막은 언도우프트 실리콘산화막으로 형성하는 것이 바람직하다. 이와는 반대로, 제1 층간절연막은 언도우프트 실리콘산화막으로 형성하고, 제2 층간절연막은 도우핑된 실리콘산화막으로 형성할 수도 있다. 또한, 제1 및 제2 층간절연막은 모두 언도우프트 실리콘산화막 또는 도우핑된 실리콘산화막으로 형성할 수도 있다. 제1 층간절연막을 언도우프트 실리콘산화막으로 형성하는 경우에는, 상기 제1 층간절연막을 에치백(etch back) 공정 또는 화학기계적 연마(CMP) 공정 등으로 평탄화시킴으로써 제1 층간절연막 및 제2 층간절연막으로 구성된 층간절연막(15)의 표면을 평탄화시키는 것이 바람직하다. 이와 같이 형성된 층간절연막(15), 즉 평탄화된 실리콘산화막을 패터닝함으로써, 상기 억세스 트랜지스터의 드레인 영역(또는 소오스 영역)을 노출시키고 참조부호 'a'로 표시한 상부 직경(top diameter)을 갖는 제1 매몰콘택홀(BC1)을 형성한다. 일반적으로, 제1 매몰콘택홀(BC1)의 측벽은 도 4에 도시된 바와 같이 그 깊이가 깊을수록 경사진 형태를 갖는다. 따라서, 제1 매몰콘택홀(BC1)의 하부구경(bottom diameter)은 상부구경(a)보다 작게 형성된다.
도 5를 참조하면, 상기 제1 매몰콘택홀(BC1)이 형성된 결과물 전면에 제1 매몰콘택홀(BC1)을 채우는 도전체막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 도전체막은 제1 매몰콘택홀(BC1)이 완전히 채워지도록 두껍게 형성한다. 상기 도전체막을 상기 층간절연막(15)이 노출될 때까지 전면식각하여 제1 매몰콘택홀(BC1) 내에 플러그 패턴(19)을 형성한다. 상기 전면식각은 화학기계적 연마(CMP) 공정 또는 에치백 공정으로 실시하는 것이 바람직하다. 상기 플러그 패턴이 형성된 결과물 전면에 식각저지막(21)을 형성한다. 상기 식각저지막은 층간절연막(15)에 대하여 식각 선택비를 갖는 물질막, 예컨대 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 식각저지막(21)을 패터닝하여 플러그 패턴(19)을 노출시키는 제2 매몰콘택홀(BC2)을 형성한다. 제2 매몰콘택홀(BC2)의 직경(b)은 제2 매몰콘택홀(BC2) 및 플러그 패턴(19) 사이의 오정렬(mis-alignment)을 고려하여 플러그 패턴(19)의 상부직경, 즉 제1 매몰콘택홀(BC1)의 상부 직경(a)보다 작게 형성하는 것이 바람직하다.
도 6을 참조하면, 상기 제2 매몰콘택홀(BC2)이 형성된 결과물 전면에 제2 매몰콘택홀(BC2)을 채우는 도전체막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 상기 도우핑된 폴리실리콘막을 패터닝하여 상기 제2 매몰콘택홀(BC2)을 덮는 스토리지 전극(23)을 형성한다. 여기서, 상기 스토리지 전극(23)의 직경(c)은 스토리지 전극(23) 및 제2 매몰콘택홀(BC2) 사이의 오정렬을 고려하여 제2 매몰콘택홀(BC2)보다 큰 것이 바람직하다. 이에 따라, 상기 스토리지 전극(23)의 정렬여유도는 종래의 기술에 비하여 크다. 이는, 종래기술의 스토리지 전극(9)은 도 1에서 설명된 매몰콘택홀(H)에 직접적으로 정렬되는 반면에, 본 발명의 일 실시예에 따른 스토리지 전극(23)은 매몰콘택홀(H)의 직경보다 작은 직경을 갖는 제2 매몰콘택홀(BC2)에 직접적으로 정렬되기 때문이다. 이어서, 상기 스토리지 전극(23)이 형성된 결과물 전면에 유전체막(25) 및 플레이트 전극(27)을 순차적으로 형성하여 셀 커패시터를 완성한다. 상기 유전체막(25)을 형성하기 전에 스토리지 전극(23)의 표면을 산화막 식각용액으로 세정할 수도 있다. 상기 플레이트 전극(27)은 도전체막, 예컨대 도우핑된 폴리실리콘막으로 형성한다.
도 7 내지 도 11은 본 발명의 다른 실시예에 따른 셀 커패시터 형성방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 반도체기판(51)의 소정영역에 활성영역을 한정하는 소자분리막(53)을 형성한다. 상기 소자분리막은 본 발명의 일 실시예와 동일한 방법으로 형성할 수 있다. 상기 활성영역 상에 디램 셀의 억세스 트랜지스터(도시하지 않음)를 형성하고, 상기 억세스 트랜지스터가 형성된 결과물 전면에 제1 층간절연막을 형성한다. 상기 제1 층간절연막을 패터닝하여 상기 억세스 트랜지스터의 소오스 영역(또는 드레인 영역)을 노출시키는 비트콘택홀(도시하지 않음)을 형성한다. 상기 비트콘택홀이 형성된 결과물 상에 상기 비트콘택홀을 통하여 억세스 트랜지스터의 드레인 영역(또는 소오스 영역)과 전기적으로 연결된 비트라인(57)을 형성한다. 상기 비트라인(57)이 형성된 결과물 전면에 제2 층간절연막 및 제1 식각저지막(59)을 순차적으로 형성한다. 상기 제1 및 제2 층간절연막은 하나의 층간절연막(55)을 구성한다. 상기 층간절연막(55)은 본 발명의 일 실시예에서 설명한 층간절연막(15)과 동일한 물질막으로 형성한다. 상기 제1 식각저지막(59)은 층간절연막(55)에 대하여 식각선택비를 갖는 물질막, 예컨대 실리콘질화막으로 형성하는 것이 바람직하다. 이어서, 상기 제1 식각저지막(59) 및 상기 층간절연막을 연속적으로 패터닝하여 상기 억세스 트랜지스터의 드레인 영역(또는 소오스 영역)을 노출시키는 제1 매몰콘택홀(BC1')을 형성한다. 상기 제1 매몰콘택홀(BC1')은 제1 식각저지막(59)을 패터닝한 다음 상기 제1 식각저지막(59)을 식각마스크로 하여 층간절연막(55)을 식각함으로써 형성될 수도 있다. 상기 제1 매몰콘택홀(BC1')은 본 발명의 일 실시예와 같이 경사진 측벽 프로파일을 갖는다. 결과적으로, 제1 매몰콘택홀(BC1')의 상부직경(top diameter; a)은 하부직경(bottom diameter)보다 크다.
도 8은 플러그 패턴(61) 및 제2 식각저지막(63)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 제1 매몰콘택홀(BC')이 형성된 결과물 전면에 상기 제1 매몰콘택홀(BC1')을 채우는 도전체막, 예컨대 도우핑된 폴리실리콘막을 형성한다. 다음에, 상기 제1 식각저지막(59)이 노출될 때까지 상기 도전체막을 전면식각하여 제1 매몰콘택홀(BC1') 내에 플러그 패턴(61)을 형성한다. 상기 전면식각은 화학기계적 연마(CMP) 공정 또는 에치백 공정으로 실시하는 것이 바람직하다. 상기 플러그 패턴(61)의 상부 직경은 제1 매몰콘택홀(BC1')의 상부직경(a)과 동일한 크기를 갖는다. 상기 플러그 패턴(61)이 형성된 결과물 전면에 제2 식각저지막(63)을 형성한다. 상기 제2 식각저지막(63)은 실리콘질화막 또는 실리콘산화막으로 형성하는 것이 바람직하다.
도 9를 참조하면, 상기 제2 식각저지막(63)을 패터닝하여 상기 플러그 패턴(61)을 노출시키는 제2 매몰콘택홀(BC2')을 형성한다. 이때, 상기 제2 매몰콘택홀(BC2') 및 상기 플러그 패턴(61) 사이의 오정렬에 의해 플러그 패턴(61)의 주변에 형성된 제1 식각저지막(59)이 노출될 수도 있다. 이 경우에 상기 노출된 제1 식각저지막(59)을 연속적으로 식각하여 도 9에 도시된 바와 같이 플러그 패턴(61)의 상부 측벽을 노출시키는 것이 바람직하다. 이때, 상기 제1 및 제2 식각저지막(59, 63)은 모두 실리콘질화막인 것이 바람직하다. 이는, 후속공정에서 형성되는 스토리지 전극과 상기 플러그 패턴(61)이 접촉하는 면적을 증가시키어 이들 사이의 콘택저항이 감소하는 것을 보상해줄 수 있기 때문이다. 여기서, 상기 제2 매몰콘택홀(BC2')의 직경(b)은 본 발명의 일 실시예와 마찬가지로 제1 매몰콘택홀(BC1')의 상부직경(a), 즉 플러그 패턴(61)의 상부직경보다 작은 것이 바람직하다. 그러나, 본 발명의 다른 실시예의 특징은 제2 매몰콘택홀(BC2')의 정렬 여유도가 본 발명의 일 실시예보다 크다는 것이다.
도 10을 참조하면, 상기 제2 매몰콘택홀(BC2')이 형성된 결과물 전면에 도우핑된 폴리실리콘과 같은 도전체막을 형성하고, 상기 도전체막을 패터닝하여 제2 매몰콘택홀(BC2')을 덮는 스토리지 전극(65)을 형성한다. 상기 스토리지 전극(65)의 폭(c)은 제2 매몰콘택홀(BC2')의 직경(b)보다 커야 한다. 그러나, 본 발명의 일 실시예에서 설명한 바와 같이 스토리지 전극(65)을 형성하기 위한 사진공정시 요구되는 정렬여유도는 종래의 기술에 비하여 큼을 알 수 있다.
도 11을 참조하면, 상기 스토리지 전극(65)이 형성된 결과물의 제2 식각저지막(63)을 선택적으로 제거한 다음, 유전체막(67) 및 플레이트 전극(69)을 순차적으로 형성한다. 이때, 상기 제1 및 제2 식각저지막(59, 63)은 각각 실리콘질화막 및 실리콘산화막으로 형성된 것이 바람직하다. 그러나, 도시하지는 않았지만 상기 스토리지 전극(65)이 형성된 결과물의 제2 식각저지막(63)을 제거하는 단계를 생략할 수도 있다.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.
상술한 바와 같이 본 발명의 바람직한 실시예들에 따르면, 스토리지 전극의 정렬여유도를 증가시킬 수 있다. 이에 따라, 스토리지 전극을 패터닝할 때 제2 매몰콘택홀에 그루브가 형성되는 현상을 방지할 수 있으므로 안정된 스토리지 전극을 형성할 수 있다. 결과적으로, 스토리지 전극을 형성한 후에 스토리지 전극이 리프팅되는 현상을 방지할 수 있다.

Claims (24)

  1. 반도체기판 상에 층간절연막을 형성하는 단계;
    상기 층간절연막을 패터닝하여 상기 반도체 기판을 노출시키는 제1 매몰콘택홀을 형성하는 단계;
    상기 제1 매몰콘택홀을 채우는 플러그 패턴을 형성하는 단계;
    상기 플러그 패턴이 형성된 결과물 전면에 상기 플러그 패턴을 노출시키는 제2 매몰콘택홀을 갖는 식각저지막을 형성하는 단계; 및
    상기 제2 매몰콘택홀을 덮는 스토리지 전극을 형성하는 단계를 포함하는 디램소자의 셀 커패시터 형성방법.
  2. 제1항에 있어서, 상기 층간절연막은 평탄화된 실리콘산화막인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  3. 제2항에 있어서, 상기 평탄화된 실리콘산화막은 도우핑된 실리콘산화막(doped silica glass) 및 언도우프트 실리콘산화막(undoped silica glass)중 선택된 어느 하나인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  4. 제2항에 있어서, 상기 평탄화된 실리콘산화막은 도우핑된 실리콘산화막 및 언도우프트 실리콘산화막으로 이루어진 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  5. 제3항에 있어서, 상기 도우핑된 실리콘산화막은 BPSG막 및 PSG막중 어느 하나인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  6. 제4항에 있어서, 상기 도우핑된 실리콘산화막은 BPSG막 및 PSG막중 어느 하나인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  7. 제1항에 있어서, 상기 플러그 패턴을 형성하는 단계는
    상기 제1 매몰콘택홀이 형성된 결과물 전면에 상기 제1 매몰콘택홀을 채우는 도전체막을 형성하는 단계; 및
    상기 층간절연막이 노출될 때까지 상기 도전체막을 전면식각하여 상기 제1 매몰콘택홀 내에 플러그 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  8. 제7항에 있어서, 상기 도전체막은 도우핑된 폴리실리콘막인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  9. 제7항에 있어서, 상기 전면식각은 화학기계적 연마(CMP;chemical mechanical polishing) 공정으로 실시하는 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  10. 제1항에 있어서, 상기 식각저지막은 실리콘질화막으로 형성하는 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  11. 제1항에 있어서, 상기 스토리지 전극을 형성하는 단계는
    상기 제2 매몰콘택홀을 갖는 식각저지막이 형성된 결과물 전면에 도우핑된 폴리실리콘막을 형성하는 단계; 및
    상기 도우핑된 폴리실리콘막을 패터닝하여 상기 제2 매몰콘택홀을 덮는 도우핑된 폴리실리콘막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  12. 반도체기판 상에 층간절연막 및 제1 식각저지막을 순차적으로 형성하는 단계;
    상기 제1 식각저지막 및 상기 층간절연막을 연속적으로 패터닝하여 상기 반도체기판을 노출시키는 제1 매몰콘택홀을 형성하는 단계;
    상기 제1 매몰콘택홀 내에 플러그 패턴을 형성하는 단계;
    상기 플러그 패턴이 형성된 결과물 전면에 상기 플러그 패턴을 노출시키는 제2 매몰콘택홀을 갖는 제2 식각저지막을 형성하는 단계: 및
    상기 제2 매몰콘택홀을 덮는 스토리지 전극을 형성하는 단계를 포함하는 디램소자의 셀 커패시터 형성방법.
  13. 제12항에 있어서, 상기 층간절연막은 평탄화된 실리콘산화막인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  14. 제13항에 있어서, 상기 평탄화된 실리콘산화막은 도우핑된 실리콘산화막(doped silica glass) 및 언도우프트 실리콘산화막(undoped silica glass)중 선택된 어느 하나인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  15. 제13항에 있어서, 상기 평탄화된 실리콘산화막은 도우핑된 실리콘산화막 및 언도우프트 실리콘산화막으로 이루어진 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  16. 제14항에 있어서, 상기 도우핑된 실리콘산화막은 BPSG막 및 PSG막중 어느 하나인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  17. 제15항에 있어서, 상기 도우핑된 실리콘산화막은 BPSG막 및 PSG막중 어느 하나인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  18. 제12항에 있어서, 상기 제1 식각저지막은 실리콘질화막인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  19. 제12항에 있어서, 상기 플러그 패턴을 형성하는 단계는
    상기 제1 매몰콘택홀이 형성된 결과물 전면에 상기 제1 매몰콘택홀을 채우는 도전체막을 형성하는 단계; 및
    상기 제1 식각저지막이 노출될 때까지 상기 도전체막을 전면식각하여 상기 제1 매몰콘택홀 내에 플러그 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  20. 제19항에 있어서, 상기 도전체막은 도우핑된 폴리실리콘막인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  21. 제19항에 있어서, 상기 전면식각은 화학기계적 연마(CMP; chemical mechanical polishing) 공정으로 실시하는 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  22. 제12항에 있어서, 상기 제2 식각저지막은 실리콘질화막 및 실리콘산화막중 어느 하나인 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  23. 제12항에 있어서, 상기 스토리지 전극을 형성하는 단계는
    상기 제2 매몰콘택홀을 갖는 제2 식각저지막이 형성된 결과물 전면에 도우핑된 폴리실리콘막을 형성하는 단계; 및
    상기 도우핑된 폴리실리콘막을 패터닝하여 상기 제2 매몰콘택홀을 덮는 도우핑된 폴리실리콘막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
  24. 제12항에 있어서, 상기 제2 매몰콘택홀은 상기 플러그 패턴의 상부면 및 상부측벽을 모두 노출시키는 것을 특징으로 하는 디램소자의 셀 커패시터 형성방법.
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