KR100213211B1 - 고집적 메모리장치의 제조방법 - Google Patents
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Abstract
COB 구조를 구비한 메모리장치의 평탄화 특성을 개선시킬 수 있는 고집적 메모리장치의 제조방법에 대해 기재되어 있다. 이 방법은, 캐패시터의 스토리지 전극 형성 후, 결과물 전면에 도전층을 소정두께로 형성하는 단계와, 상기 도전층위의 스토리지 전극 측벽에 스페이서를 형성하는 단계와, 소정의 사진식각공정을 적용하여 상기 도전층을 차례로 패터닝하여 플레이트 전극을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다. 따라서, COB 구조의 셀 공정에서 스토리지 전극의 높이가 일정 두께 이상으로 증가되더라도, 플레이트 전극 형성 후 도포되는 절연층의 막질 종류 및 공정조건 변화없이, 셀 어레이 영역과 주변회로 영역의 경계면에서의 평탄도 특성을 개선시킬 수 있다.
Description
본 발명은 고집적 메모리장치의 제조방법에 관한 것으로, 특히 COB(Capacitor Over Bit-line) 구조를 구비한 고집적 메모리장치의 제조방법에 관한 것이다.
반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어 감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀(memory cell)을 1개의 캐패시터(capacitor)와 1개의 트랜지스터 (transitor)로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할만한 발전이 이루어져 왔다.
이러한 DRAM들중 64Mb 이상급의 고집적 메모리장치에서 채택된 COB 구조의 장점중 하나는 한정된 셀(cell)의 단위면적에서 캐패시터의 스토리지(storage) 전극의 높이를 조절함으로써 원하는 크기의 정전용량을 확보할 수 있는 점이다. 그러나, 상기 스토리지 전극의 높이가 증가됨에 따라 후속공정시 발생되는 공정문제 등으로 인하여 스토리지 전극의 높이가 제한되게 된다. 이와같은 종래기술의 문제점을 도 1 내지 도 3을 참조하면서 간략하게 설명하기로 하고, 동일 부분에 대하여는 동일한 도면부호를 사용하기로 한다. 상기 도 1 및 도 2에 도시된 고집적 메모리장치의 단면도는, 메모리 셀 어레이 영역과 주변회로 영역의 일부분을 도시한 것이다.
도 1 및 도 2를 참조하면, 도면부호 100은 반도체기판을, 101은 소자형성영역과 분리영역을 정의하기 위한 필드산화막을, 10은 트랜지스터의 게이트전극을, 15는 콘택 형성을 위한 패드 도전층을, 20은 제1절연층을, 30은 비트라인을, 40은 제2절연층을, C1은 캐패시터의 제1 전극인 스토리지 전극을, C2는 캐패시터의 제2 전극인 플레이트 전극을, 50은 플레이트 전극을 보호하기 위한 절연막을, 60은 제3절연층을, CH는 후속되는 금속배선 공정을 위하여 트랜지스터의 드레인전극(도시되지 않음)을 노출시키기 위한 콘택 홀을, 70은 금속배선을 각각 나타낸다.
상술한 바와 같은 구성요소를 통상적인 제조방법으로 제작한 종래 메모리장치는, 셀의 정전용량을 확보하기 위해 캐패시터의 스토리지 전극(C1)을 일정 높이 이상으로 증가시키는 경우, 후속공정으로 진행되는 상기 콘택 홀(CH)의 형성 및 금속배선(70) 증착 후 금속배선의 패턴 형성을 위한 소정의 사진식각 공정에서 도 2에 도시된 바와 같이, 금속배선(70)간에 잔류물(75)이 남게되어 동작시 셀간의 전기적인 단락을 유발시키게 된다.
도 3은 상기 도 2의 평면도로서, 셀 어레이 영역과 주변회로 영역의 경계면에서 금속배선 식각공정시 잔류물(75)이 발생된 상태를 나타내고 있다. 이러한 잔류물이 발생되는 원인은 상기 제3 절연층(60)을 형성한 후, 셀 어레이 영역과 주변회로 영역의 경계면에서의 기울기(도 1의 도면부호 200)가 일정수준 이상이 되면 식각장비의 식각한계를 벗어나기 때문이다. 따라서, 이러한 문제점을 개선하기 위해서는 스토리지 전극 높이를 일정두께 이하로 제한시키거나, 상기 제3절연층(60)의 막질 종류 및 공정조건을 변화시켜야 한다.
상기 제3 절연층(60)에 주로 사용되는 막질 종류로는 고온산화물 (HTO:High Temperature Oxide), 인을 함유하는 실리콘막(PSG; Phosphor-Silicate Glass), 보론-인을 함유하는 실리콘막(BPSG; Boro-Phosphor-Silicate Glass), 도우프되지 않은 산화막(USG; Undoped Silicate Glass) 및 플라즈마 산화막(PE-TEOS; Plasma Enhanced TEtraethyl-Ortho-Silicate) 등이 있으나, 그중에서도 평탄도 특성이 우수하며 비교적 사용이 용이한 BPSG가 주로 사용되고 있다. 그러나, BPSG를 사용하더라도 스토리지 전극의 높이가 증가되면 셀 어레이 영역과 주변회로 영역의 경계면에서의 평탄도 특성이 악화되어 경계면에 잔류물(75)이 필연적으로 남게 된다.
이를 해결하기 위한 방법중의 하나로 제3 절연층(60)의 막질 두께를 증가시키면 경계면에서의 평탄도 특성을 어느정도 개선할 수 있지만, 콘택 홀(CH)의 높이가 증가하여 후속되는 금속배선 증착시 콘택 홀 내부의 매몰 특성이 악화된다. 또한, 상기 콘택 홀 내부의 매몰 특성을 약간이나마 향상시킬 수 있는 방법으로, 콘택 홀이 형성될 부위의 제3 절연층을 일정두께 만큼 전면 식각하는 방법이 있으나, 공정이 용이하지 않으며, 또다른 공정이 추가되는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 종래기술의 문제점을 해결하기 위하여 스토리지 전극의 측벽에 언도우핑된 절연층으로 이루어진 스페이서를 구비함으로써 셀 어레이 영역과 주변회로 영역의 경계면의 평탄도 특성을 개선시킬 수 있는 고집적 메모리장치의 제조방법을 제공하는데 있다.
도 1 내지 도 3은 종래기술에 의해 제조된 메모리장치의 문제점을 설명하기 위한 단면도들이다.
도 4a 내지 도 4c는 본 발명에 따른 고집적 메모리장치의 제조방법을 설명하기 위한 공정순서도이다.
상기한 과제를 이루기 위하여 본 발명에 의한 고집적 메모리장치의 제조방법은, COB 구조를 구비한 고집적 메모리장치의 제조방법에 있어서, 캐패시터의 스토리지 전극 형성 후, 결과물 전면에 도전층을 소정두께로 형성하는 단계; 상기 도전층위의 스토리지 전극 측벽에 스페이서를 형성하는 단계; 및 소정의 사진식각공정을 적용하여 상기 도전층을 차례로 패터닝하여 플레이트 전극을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 한다. 상기 도전층은 불순물이 도우핑된 다결정 실리콘, 상기 스페이서는 언도우핑된 절연막으로, 열적산화법을 이용해 형성된 산화막, 혹은 HTO막, 혹은 PE-TEOS막, 혹은 USG막 등인 것이 바람직하다.
따라서, 본 발명에 의한 고집적 메모리장치의 제조방법에 의하면, COB 구조의 셀 공정에서 스토리지 전극의 높이가 일정 두께 이상으로 증가되더라도, 플레이트 전극 형성 후 도포되는 절연층의 막질 종류 및 공정조건 변화없이, 셀 어레이 영역과 주변회로 영역의 경계면에서의 평탄도 특성을 개선시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다.
도 4a 내지 도 4c는 본 발명에 따른 고집적 메모리장치의 제조방법을 설명하기 위한 공정순서도이고, 상기 도 1에 도시된 동일 부분에 대하여는 동일한 도면부호를 사용하기로 하고, 그 설명은 생략한다.
도 4a는 도전층(80) 및 제4절연층(90)의 형성공정을 도시한 단면도이다.
상세하게는, 먼저 반도체기판(100) 상에 소자형성영역과 분리영역을 정의하기 위한 필드산화막(101)을 형성한 후, 통상적인 방법을 통하여 COB 구조를 구비하는 메모리장치의 스토리지 전극(C1)을 형성한다. 계속해서, 결과물 전면에 플레이트 전극으로 사용될 도전층(80) 예컨대 불순물이 도우핑(doping)된 다결정실리콘을 소정두께 형성하고, 상기 스토리지 전극(C1) 높이의 언도우핑(undoping)된 제4 절연층(90) 예컨대 열산화법을 이용해 형성된 산화막, 혹은 HTO막, 혹은 PE-TEOS막, 혹은 USG막 등을 소정의 두께로 형성한다. 상기 언도우핑된 제4 절연층(90) 대신에, 후속 공정에서 형성될 플레이트 전극에 대해 식각 선택비를 갖는 다른 막질을 형성할 수도 있다.
도 4b는 스페이서(90') 및 제5 절연층(92)의 형성공정을 도시한 단면도이다.
상세하게는, 상기 도전층(80)인 도우핑된 다결정실리콘과 언도우핑된 제4 절연층의 건식 식각선택비를 이용하여 이방성식각을 진행하면, 도시된 바와 같이 스토리지 전극(C1)의 측벽에 스페이서(90') 형태의 제4 절연층이 남게 된다. 이 때, 상기 건식식각시 언도우핑된 제4 절연층의 두께 및 식각비를 감안하여 원하는 두께 만큼 남겨두는 방법도 가능하다. 계속해서, 결과물 전면에 상기 도전층(80)을 보호하기 위한 제5 절연층(92)을 소정두께로 형성한다.
도 4c는 플레이트 전극(C2), 제6 절연층(95) 및 콘택 홀(CH)의 형성공정을 도시한 단면도이다.
상세하게는, 먼저 상기 제5 절연층(92)위에 소정 크기의 포토레지스트 패턴(도시되지 않음)을 적용하여 상기 제5 절연층(92) 및 도전층을 차례로 식각함으로써 패터닝된 제5 절연층(92) 및 플레이트 전극(C2)를 형성한다. 이어서, 통상적인 방법으로 종래 도 1의 제3 절연층(60)과 동일한 기능의 제6 절연층(95)을 소정두께 형성하고, 후속되는 금속배선 공정을 위하여 트랜지스터의 드레인전극(도시되지 않음)을 노출시키기 위한 콘택 홀(CH)을 형성한다. 여기서, 미설명부호 300은 셀 어레이 영역과 주변회로 영역의 경계면에서의 기울기를 나타낸다.
이상에서 설명한 바와 같이 본 발명에 따른 고집적 메모리장치의 제조방법에 의하면, 플레이트 전극위의 언도우핑된 절연층을 이용하여 스토리지 전극 측벽에 스페이서를 남겨둠으로써, 후속되는 제6 절연층 (도 4c의 도면부호 95)의 두께 및 공정조건을 기존 조건대로 진행하더라도, 셀 어레이 영역 및 주변회로 영역 경계면의 평탄도 특성이 개선되는 효과를 가져온다.
또한, 주변회로 영역의 콘택 홀 부위의 절연층(도 4c의 도면부호 95의 제6 절연층) 두께에도 전혀 영향을 주지 않는다.
Claims (3)
- COB 구조를 구비한 고집적 메모리장치의 제조방법에 있어서,캐패시터의 스토리지 전극 형성 후, 결과물 전면에 도전층을 소정두께로 형성하는 단계;상기 도전층위의 스토리지 전극 측벽에 스페이서를 형성하는 단계; 및소정의 사진식각공정을 적용하여 상기 도전층을 패터닝하여 플레이트 전극을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 고집적 메모리장치의 제조방법.
- 제 1 항에 있어서, 상기 도전층은,불순물이 도우핑된 다결정 실리콘인 것을 특징으로 하는 고집적 메모리장치의 제조방법.
- 제 2 항에 있어서, 상기 스페이서는,언도우핑된 절연막으로, 열적산화법을 이용해 형성된 산화막, 혹은 HTO막, 혹은 PE-TEOS막, 혹은 USG막 등인 것을 특징으로 하는 고집적 메모리장치의 제조방법.
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