KR20020091950A - 반도체 메모리 소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자 및 그 제조방법을 개시한다. 개시된 본 발명은, 액티브 영역이 한정된 반도체 기판상의 소정 부분에 워드 라인 구조물을 형성한다음, 액티브 영역상의 워드 라인 구조물 사이에 콘택 플러그를 형성한다. 이어서, 콘택 플러그가 형성된 반도체 기판 상에 절연막을 형성하고, 상기 콘택 플러그 중 선택된 콘택 플러그와 소정 부분 콘택되도록, 절연막 상부에 비트 라인 구조물을 형성한다. 이어서, 비트 라인 구조물 상부에 층간 절연막을 증착한다음, 층간 절연막 상부에 식각 저지층을 형성한다. 그후, 콘택 플러그 중 상기 비트 라인 구조물과 콘택되지 않은 나머지 콘택 플러그가 노출되도록, 층간 절연막 및 식각 저지층의 소정 부분을 식각하여, 스토리지 노드 콘택홀을 형성한다. 이어서, 스토리지 노드 콘택홀 내부가 충진되도록, 스토리지 노드 콘택 플러그를 형성하고, 스토리지 노드 콘택 플러그와 콘택되도록 스토리지 노드 전극을 형성한다. 다음으로, 잔류하는 식각 저지층 및 스토리지 노드 콘택 플러그 양측의 층간 절연막을 선택적으로 제거한다. 다음, 노출된 스토리지 노드 콘택 플러그 및 스토리지 노드 전극 표면에 유전체막을 형성하고, 유전체막 상부에 플레이트 전극을 형성한다.

Description

반도체 메모리 소자 및 그 제조방법{Semiconductor memory device and method for fabricating the same}
본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 캐패시터의 높이를 증대시키지 않으면서, 캐패시턴스를 증대시킬 수 있는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.
반도체 소자가 고집적화됨에 따라 단위 셀이 차지하는 면적이 감소하고 있다. 한편, 디램의 구동 능력은 캐패시터의 캐패시턴스에 의해 결정되므로, 캐패시터가 차지하는 면적의 감소에도 불구하고 캐패시턴스를 증가시키기 위한 다양한 노력이 계속되고 있다. 이러한 노력의 일환으로, 캐패시터의 유효 면적을 증가시키기 위해, 캐패시터를 콘케이브형(concave type), 실린더형(cylinder type), 핀형(fin type) 또는 박스형(box type)과 같이 입체적으로 형성하고 있다.
여기서, 일반적인 콘케이브형 스토리지 노드 전극을 갖는 반도체 메모리 소자의 제조방법에 대하여 도 1a 내지 도 1c를 참조하여 설명하도록 한다. 각 도면의 x 방향으로 표시된 도면은 워드 라인과 평행하는 방향으로 절단한 단면도이고, y 방향으로 표시된 도면은 비트 라인과 평행하는 방향으로 절단한 단면도이다.
먼저, 도 1a를 참조하여, 소자 분리막(11)이 적소에 형성된 반도체 기판(10) 상부에 워드 라인 구조물(15)을 공지의 방법으로 형성한다. 여기서, 워드 라인 구조물(15)은 게이트 절연막(12), 게이트 절연막(12) 상부의 게이트 전극(13) 및 게이트 전극의 상부 및 측부를 둘러싸는 절연물(14)로 구성된다. 워드 라인 구조물(15) 양측의 반도체 기판(10) 상부에는 자기 정렬 방식으로 콘택 플러그(16)를 형성한다음, 콘택 플러그(16)가 형성된 반도체 기판(10) 결과물 상부에 제 1 층간 절연막(17)을 형성한다.
다음, 콘택 플러그(16) 및 제 1 층간 절연막(17) 상부에 제 2 층간 절연막(18)을 형성한다. 이어서, 콘택 플러그(16) 중 선택되는 부분이 노출되도록 제 2 층간 절연막(18)을 식각한다. 그후, 노출된 콘택 플러그(도시되지 않음)와 콘택되도록, 제 2 층간 절연막(18) 상부에 비트 라인 구조물(21)을 형성한다. 여기서, 비트 라인 구조물(21)은 실질적인 비트 라인(19)과, 비트 라인(19)의 상면 및 측면을 둘러싸고 있는 절연물(20)을 포함한다. 비트 라인 구조물(21)이 형성된 반도체 기판(10) 결과물 상부에 제 3 층간 절연막(22) 및 식각 저지층(23)을 순차적으로 형성한다.
도 1b를 참조하여, 선택된 콘택 플러그(16)가 노출되도록, 식각 저지층(23) 및 제 3 층간 절연막(22)의 소정 부분을 식각하여, 스토리지 노드 콘택홀(24)을 형성한다. 그후, 스토리지 노드 콘택홀(24)내에 스토리지 노드 콘택 플러그(25)를 공지의 방법으로 형성한다.
그후, 도 1c에 도시된 바와 같이, 노출된 스토리지 노드 콘택 플러그(25)와 콘택되도록, 공지의 방법으로 스토리지 노드 전극(26)을 형성한다. 그후, 스토리지 노드 전극(26) 표면에 유전체막(27)을 증착한다음, 유전체막(27)이 형성된 반도체 기판(10) 상부에 플레이트 전극(28)을 형성한다.
그러나, 종래의 반도체 메모리 소자는 다음과 같은 문제점이 있다.
먼저, 메모리 소자의 집적도가 증가됨에 따라, 배선의 피치(pitch) 사이즈는 이에 비례하여 감소되고 있다. 특히, 배선의 피치 사이즈가 0.21㎛ 이하로 감소되면, 단위 셀당 캐패시턴스가 25fF이상이 확보되어야 하는데, 이와같은 캐패시턴스를 확보하려면, 스토리지 노드 전극의 높이가 최소 10,000Å이상이 되어야 한다.
이와같이, 높은 캐패시턴스를 얻기 위하여, 스토리지 노드 전극(26)의 높이를 증대시키게 되면, 셀 영역의 어스펙트비가 크게 증가될 뿐만 아니라, 캐패시터가 형성되는 셀 영역과 그밖의 회로 소자가 형성되는 주변 영역사이에 큰 단차가발생된다. 아울러, 이러한 스토리지 노드 전극에 약간의 물리적인 충격이 가해지게 되면, 캐패시터(스토리지 노드 전극)가 쉽게 기울어지거나 파손되어, 멀티 비트 페일(multi bit fail)을 유발하거나, 인접하는 캐패시터의 상부가 접촉되어 2 비트 페일(twin bit fail)을 유발시키기도 한다. 이에따라, 높은 캐패시턴스를 확보하기 위하여 스토리지 노드 전극의 높이를 계속적으로 증대시키는 데에는 한계가 있다.
또한, 종래에는 스토리지 노드 콘택 플러그(25)의 오정렬을 방지하기 위하여, 제 3 층간 절연막(22) 상부에 식각 저지층(23)을 형성하고 있다. 이 식각 저지층(23)은 대체적으로 실리콘 질화막 등의 물질로 형성되고, 인접하는 스토리지 노드 전극(26) 사이의 제 3 층간 절연막(22) 표면에 잔류하게 된다. 그러나, 실리콘 질화막 성분으로 된 식각 저지층(23)은 심한 스트레스를 가지는 물질로서, 전체 회로 상부에 전체적으로 형성되면, 과도한 스트레스가 가해지게 되어 기판의 뒤틀림을 유발할 수 있다. 또한, 실리콘 질화막은 그 특성상 막질이 치밀하여, 실리콘 질화막으로 된 식각 저지층(23)은 이후의 고온 공정중, 층간 절연층내 포함되어 있는 C,F 및 Cl과 같은 불순물이 아웃개싱(outgassing)되는 것을 방해한다. 아울러, 잔류하는 식각 저지층(23)은 일반적인 합금 공정중 H2및 O2가 유입되는 것을 차단할 수 있어, 상부 및 하부 금속층 사이의 도전 접착 특성 및 결함 치유 능력에 심각한 영향을 미치므로, 소자 특성을 저하시키게 된다. 더욱이, 식각 저지층(23)에는 도전성을 띠는 식각 잔류물이 포획되기 쉬워, 이웃하는 스토리지 노드 전극 사이에 브리지(bridge)를 유발한다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 캐패시터의 높이 증대 없이, 스토리지 캐패시턴스를 향상시킬 수 있는 반도체 메모리 소자 및 그 제조방법을 제공하는 것이다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 스토리지 노드 전극 사이의 브릿지 발생을 방지하면서, 소자 특성을 개선시킬 수 있는 반도체 메모리 소자를 제공하는 것이다.
또한, 본 발명이 이루고자 하는 또 다른 기술적 과제는 상기한 반도체 메모리 소자의 제조방법을 제공하는 것이다.
도 1a 내지 도 1c는 종래의 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.
도 2a 내지 도 2d는 본 발명의 실시예 따른 반도체 메모리 소자 및 그 제조방법을 설명하기 위한 각 공정별 단면도이다.
(도면의 주요 부분에 대한 부호의 설명)
100 - 반도체 기판 108 - 워드 라인 구조물
118 - 비트 라인 구조물 124 - 스토리지 노드 콘택 플러그
126 - 스토리지 노드 전극
본 발명의 목적과 더불어 그의 다른 목적 및 신규한 특징은, 본 명세서의 기재 및 첨부 도면에 의하여 명료해질것이다.
본원에서 개시된 발명중, 대표적 특징의 개요를 간단하게 설명하면 다음과 같다.
먼저, 본 발명의 일 견지에 따르면, 반도체 기판의 소정 부분에 다수의 워드 라인 구조물이 배열되어 있다. 이러한 워드 라인 구조물들중, 인접한 워드 라인 사이에 콘택 플러그가 매립되어 있다. 콘택 플러그 중 선택되는 콘택 플러그와 콘택되도록 다수의 비트 라인 구조물이 배열되며, 콘택 플러그 사이 및 선택되지 않은 콘택 플러그와 비트 라인 구조물 사이에 층간 절연막이 개재되어 있다. 또한, 콘택 플러그들중 비트 라인 구조물과 콘택되지 않은 나머지 콘택 플러그와 콘택되도록 스토리지 노드 콘택 플러그가 형성되어 있다. 이러한 스토리지 노드 콘택 플러그상부에 스토리지 노드 전극이 형성되어 있다. 스토리지 노드 콘택 플러그 표면 및 스토리지 노드 전극 표면에 유전체막이 증착되어 있으며, 유전체막 표면에 플레이트 전극이 형성되어 있다. 이때, 스토리지 노드 콘택 플러그는 전체 높이의 일정 높이만큼은 비트 라인 구조물 사이에 끼워져서 지지되어 있다.
여기서, 워드 라인 구조물은 게이트 전극과, 게이트 전극과 기판 사이를 절연시키는 게이트 절연막 및 상기 게이트 전극의 상부 및 측부를 둘러싸는 절연물을 포함한다. 또한, 비트 라인 구조물은 비트 라인과 상기 비트 라인의 상부 및 측부를 둘러싸는 절연물을 포함한다.
또한, 본 발명의 다른 견지에 따른 반도체 메모리 소자의 제조방법은 다음과 같다. 먼저, 액티브 영역이 한정된 반도체 기판상의 소정 부분에 워드 라인 구조물을 형성한다음, 액티브 영역상의 워드 라인 구조물 사이에 콘택 플러그를 형성한다. 이어서, 콘택 플러그가 형성된 반도체 기판 상에 절연막을 형성하고, 상기 콘택 플러그 중 선택된 콘택 플러그와 소정 부분 콘택되도록, 절연막 상부에 비트 라인 구조물을 형성한다. 이어서, 비트 라인 구조물 상부에 층간 절연막을 증착한다음, 층간 절연막 상부에 식각 저지층을 형성한다. 그후, 콘택 플러그 중 상기 비트 라인 구조물과 콘택되지 않은 나머지 콘택 플러그가 노출되도록, 층간 절연막 및 식각 저지층의 소정 부분을 식각하여, 스토리지 노드 콘택홀을 형성한다. 이어서, 스토리지 노드 콘택홀 내부가 충진되도록, 스토리지 노드 콘택 플러그를 형성하고, 스토리지 노드 콘택 플러그와 콘택되도록 스토리지 노드 전극을 형성한다. 다음으로, 잔류하는 식각 저지층 및 스토리지 노드 콘택 플러그 양측의 층간 절연막을 선택적으로 제거한다. 다음, 노출된 스토리지 노드 콘택 플러그 및 스토리지 노드 전극 표면에 유전체막을 형성하고, 유전체막 상부에 플레이트 전극을 형성한다.
여기서, 워드 라인 구조물은, 반도체 기판상에 게이트 절연막, 도전층 및 하드 마스크막을 순차적으로 형성한다음, 하드 마스크막과 도전층 및 게이트 절연막을 소정 크기로 패터닝한다. 이어서, 패터닝된 하드 마스크막과 도전층 및 게이트 절연막 측벽에 절연 스페이서를 형성한다.
액티브 영역상의 워드 라인 구조물 사이에 콘택 플러그를 형성하는 방법은 다음과 같다. 먼저, 워드 라인이 형성된 반도체 기판 결과물 상부에 콘택 플러그 절연용 산화막을 증착한다. 이어서, 액티브 영역이 노출되도록 콘택 플러그 절연용 산화막을 소정 부분 식각하고 난 후, 노출된 워드 라인 구조물 사이의 액티브 영역에 콘택 플러그를 형성한다.
또한, 비트 라인 구조물은, 상기 제 2 절연막 상부에 상기 도전층과, 층간 절연막과 식각 선택비가 상이한 물질로 비트 라인 절연막을 형성한다음, 비트 라인 절연막 및 도전층을 소정 부분 패터닝한다. 이어서, 패터닝된 비트 라인 절연막 및 도전층 측벽에, 상기 층간 절연막과 식각 선택비가 상이한 물질로 된 스페이서를 형성한다.
또한, 스토리지 노드 콘택 플러그는, 스토리지 노드 콘택홀이 충분히 매립되도록, 상기 층간 절연막 상부에 도전층을 형성한다음, 도전층을 상기 식각 저지층이 노출될 때까지 CMP하여, 도전층을 스토리지 노드 콘택홀 내부에 매립시키므로써 형성된다.
식각 저지층은 SiN 또는 SiON 막이 이용될 수 있으며, 잔류하는 식각 저지층은 스토리지 노드 전극 및 스토리지 노드 콘택 플러그에는 영향이 없도록, 선택적으로 습식 식각 방식에 의하여 제거할 수 있다.
또한, 스토리지 노드 콘택 플러그 사이의 층간 절연막은 상기 스토리지 노드 전극 및 스토리지 노드 콘택 플러그에는 영향이 없도록, 선택적으로 습식 식각 방식에 의하여 제거할 수 있다.
본 발명에 의하면, 스토리지 노드 전극 및 스토리지 노드 콘택 플러그로 구성되는 하부 전극 사이의 식각 저지층 및 층간 절연막을 선택적으로 제거한다. 그후, 노출된 하부 전극의 표면에 유전체막을 형성한 후, 플레이트 전극을 형성한다.
이에따라, 유전체막이 스토리지 노드 전극은 물론, 스토리지 노드 콘택 플러그의 측벽면에까지 형성되므로, 결과적으로 하부 전극의 표면적이 증대된다. 그러므로, 스토리지 노드 전극의 높이를 증대시키지 않고도 높은 캐패시턴스를 확보할 수 있어, 셀 영역의 어스펙트비 및 셀 영역 및 주변 영역간의 단차를 줄일 수 있다.
또한, 하부 전극 사이의 층간 절연막 제거시, 브리지의 근원인 식각 저지층을 동시에 제거하므로써, 하부 전극 사이의 브리지 문제를 해결할 수 있다. 아울러, 식각 저지층이 제거됨에 따라, 스트레스가 크게 감소되고, 아웃개싱을 용이하게 시킬 수 있으므로, 소자 특성을 향상시킬 수 있다.
(실시예)
이하, 첨부한 도면에 의거하여, 본 발명의 바람직한 실시예를 설명하도록 한다.
여기서, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제 3의 층이 개재되어질 수 있다.
첨부 도면 도 2a 내지 도 2d는 본 발명의 바람직한 실시예를 설명하기 위한 각 공정별 단면도이다. 각 도면에서 x 방향으로 표시된 도면은 워드 라인과 평행하는 방향으로 절단한 단면도이고, y 방향으로 표시된 도면은 비트 라인과 평행하는 방향으로 절단한 단면도이다.
먼저, 도 2a를 참조하여, 예를들어, 도전성을 띠는 실리콘으로 된 반도체 기판(100)의 적소에 소자 분리막(102)을 형성하여, 액티브 영역을 한정한다. 이때, 본 실시예의 소자 분리막(102)은 STI(shallow trench isolation) 방식의 소자 분리막이 이용될 수 있다. 액티브 영역이 한정된 반도체 기판(100) 상부에 다수의 워드 라인 구조물(108)을 형성한다. 여기서, 워드 라인 구조물(108)은 게이트 절연막(104), 게이트 절연막(105) 상부의 게이트 전극(105) 및 게이트 전극(105)의상부 및 측부를 둘러싸는 절연물(106)로 구성된다. 이러한 워드 라인 구조물(108)은 다음과 같은 방식으로 형성한다. 반도체 기판(100) 상부에 게이트 절연막(104)과 게이트 전극용 도전층 및 하드 마스크막을 순차적으로 적층한다음, 워드 라인의 형태로 패터닝한다. 그후, 패터닝된 하드 마스크막, 게이트 전극용 물질 및 게이트 절연막(104) 양측벽에 스페이서를 형성한다. 여기서, 패터닝된 게이트 전극용 물질이 곧 게이트 전극(105)이 되며, 하드 마스크막 및 스페이서는 게이트 전극(105)의 상부 및 측부를 둘러싸는 절연물(106)이 된다. 이때, 절연물(106)은 이후 콘택 플러그 형성시 자기 정렬 방식으로 형성될 수 있도록, 층간 절연막 재료인 실리콘 산화막과는 식각 선택비가 상이한 실리콘 질화막 계열(SiN 또는 SiON)의 물질로 형성될 수 있다. 도면에는 도시되지 않았지만, 워드 라인 구조물(108) 양측의 액티브 영역에 불순물을 도핑하여, 소오스,드레인 영역을 형성한다. 그후, 워드 라인 구조물(108)이 형성된 반도체 기판(100) 상부에 제 1 층간 절연막(112)을 증착한다. 여기서, 제 1 층간 절연막(112)은 실리콘 산화막 계열의 절연막이 사용될 수 있으며, 워드 라인 구조물(108) 사이의 공간이 충분히 매립될 정도의 두께로 증착한다. 그후, 셀 영역의 액티브 영역이 노출될 수 있도록, 제 1 층간 절연막(112)을 소정 부분 식각한다.
다음, 플러그용 도전층, 예를들어, 도핑된 폴리실리콘막을 노출된 워드 라인 구조물(108) 사이의 공간이 충분히 매립되도록 증착한다음, 워드 라인 구조물(108)의 표면이 노출되도록 화학적 기계적 연마(chemical mechanical polishing: 이하 CMP)하여, 인접하는 워드 라인 구조물(108) 사이에 콘택 플러그(110)를 형성한다.
제 1 층간 절연막(112) 및 콘택 플러그(110) 상부에 제 2 층간 절연막(114)을 형성한다. 이때, 제 2 층간 절연막(114)은 실리콘 산화막 계열 또는 실리콘 질화막 계열의 절연막이 사용될 수 있다.
계속해서 동일 도면을 참조하여, 콘택 플러그(110) 중 선택된 부분 즉, 드레인 영역과 콘택된 콘택 플러그(도시되지 않음)가 노출되도록 제 2 층간 절연막(114)의 소정 부분을 식각한다음, 노출된 콘택 플러그와 콘택되도록 비트 라인 구조물(118)을 형성한다. 이때, 비트 라인 구조물(118)은 비트 라인(116)과, 비트 라인(116)의 상면 및 측면을 둘러싸고 있는 절연물(117)을 포함한다. 이때, 비트 라인(116)을 둘러싸는 절연물(117) 역시, 제 1 층간 절연막(112)을 구성하는 실리콘 산화막과는 식각 선택비가 상이한 실리콘 질화막등의 물질로 형성된다. 이러한 비트 라인 구조물은 다음과 같이 형성된다. 먼저, 제 2 층간 절연막 상부에 도전층 및 식각 저지용 절연막을 순차적으로 적층한다. 그 다음, 식각 저지용 절연막 및 도전층을 소정 형태로 패터닝한 후, 패터닝된 식각 저지용 절연막 및 도전층의 측벽에 식각 저지용 절연물로 된 스페이서를 형성한다. 여기서, 패터닝된 도전층은 비트 라인(116)이 되고, 식각 저지용 절연막 및 스페이서는 비트 라인(116)을 둘러싸고 있는 절연물(117)이 된다. 비트 라인 구조물(118)이 형성된 반도체 기판(100) 결과물 상부에 제 3 층간 절연막(120) 및 식각 저지층(122)을 순차적으로 형성한다. 이때, 제 3 층간 절연막(120)은 제 1 층간 절연막(112)과 마찬가지로 실리콘 산화막 계열의 절연막으로 형성되고, 식각 저지층(122)은 실리콘 산화막 계열의 절연막과 식각 선택비가 상이한 물질, 예를들어 실리콘 질화막(SiN) 또는 실리콘 질산화막(SiON막)등으로 형성된다.
그 다음, 도 2b를 참조하여, 이후 형성될 캐패시터와 전기적으로 콘택될 콘택 플러그(110)가 노출되도록 식각 저지층(122) 및 층간 절연막들(120,114)의 소정 부분을 식각하여, 스토리지 노드 콘택홀(st)을 형성한다. 이때, 식각 저지층(122)은 스토리지 노드 콘택홀(st) 형성시, 오정렬을 방지하는 역할을 한다. 그후, 스토리지 노드 콘택홀(st)이 충분히 매립되도록, 반도체 기판(100) 상부에 도전층을 증착한다음, 이 도전층을 CMP하여, 스토리지 노드 콘택홀(st) 내에 스토리지 노드 콘택 플러그(124)를 형성한다. 그후, 스토리지 노드 콘택 플러그(124)와 콘택되도록 공지의 방법으로 실린더 형태의 스토리지 노드 전극(126)을 형성한다. 이하, 스토리지 노드 콘택 플러그(124) 및 스토리지 노드 전극(126)을 포함하는 매체를 하부 전극(128)으로 칭한다. 여기서, 인접하는 하부 전극(128) 사이에는 제 2 층간 절연막(114), 제 3 층간 절연막(120) 및 식각 저지층(122)이 존재한다.
도 2c를 참조하여, 하부 전극(128) 즉, 스토리지 노드 전극(126)과 스토리지 노드 콘택 플러그(124) 사이에 존재하는 식각 저지층(122, 도 2b 참조)을 공지의 실리콘 질화막 제거 방식으로 선택적으로 제거한다. 바람직하게는, 하부 전극(128)에 영향을 미치지 않도록 습식 식각 방식으로 제거한다. 이때, 식각 저지층(122)을 구성하는 물질은 제 3 층간 절연막(124)을 구성하는 실리콘 산화막과는 식각 선택비가 상이하므로, 식각 저지층(122)만이 선택적으로 제거된다. 그후, 하부 전극(128) 사이의 제 3 층간 절연막(124)을 제거한다. 이때도 마찬가지로, 하부 전극(128)의 영향없이, 제 3 층간 절연막(124)이 선택적으로 제거되도록, 제 3 층간절연막(124)을 습식 식각한다. 이와같이 하부 전극(128) 사이의 식각 저지층(122) 및 제 3 층간 절연막(120)의 제거로, 하부 전극(128) 사이에는 소정의 공간이 부여되고, 스토리지 노드 전극(126)은 물론, 스토리지 노드 콘택 플러그(124)의 측벽부가 일부 노출된다. 이때, 스토리지 노드 콘택 플러그(124)의 일정 깊이 만큼은 비트 라인 구조물(118) 사이에 개재되어, 비트 라인 구조물(118)에 의하여 스토리지 노드 콘택 플러그(124)가 지지된다.
다음, 도 2d에 도시된 것과 같이, 노출된 하부 전극(128) 즉, 스토리지 노드 전극(126) 및 스토리지 노드 콘택 플러그(124)의 표면에 유전체막(130)을 증착한다. 이때, 유전체막(130)으로는 NO(nitride-oxide)막 또는 탄탈륨 산화막(Ta2O5) 등이 이용될 수 있다. 그후, 유전체막(130)이 형성된 반도체 기판(100) 상부에 플레이트 전극(132)을 형성하여, 캐패시터를 완성한다.
이때, 유전체막(130)이 스토리지 노드 전극(126) 뿐만 아니라, 스토리지 노드 콘택 플러그(124)의 측벽면에도 피복되므로, 하부 전극(128)의 표면적은 실질적으로 증가된다. 이에따라, 하부 전극(128)의 높이가 종래와 동일할지라도, 캐패시턴스는 상당히 증대된다. 아울러, 캐패시터의 높이를 증대시키지 않고도, 캐패시턴스를 향상시킬 수 있으므로, 셀 영역의 어스펙트비는 물론, 셀 영역과 주변 영역간의 단차 또한 완화된다.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 스토리지 노드 전극 및 스토리지 노드 콘택 플러그로 구성되는 하부 전극 사이의 식각 저지층 및 층간절연막을 선택적으로 제거한다. 그후, 노출된 하부 전극의 표면에 유전체막을 형성한 후, 플레이트 전극을 형성한다.
이에따라, 유전체막이 스토리지 노드 전극은 물론, 스토리지 노드 콘택 플러그의 측벽면에까지 형성되므로, 결과적으로 하부 전극의 표면적이 증대된다. 그러므로, 스토리지 노드 전극의 높이를 증대시키지 않고도 높은 캐패시턴스를 확보할 수 있어, 셀 영역의 어스펙트비 및 셀 영역 및 주변 영역간의 단차를 줄일 수 있다.
또한, 하부 전극 사이의 층간 절연막 제거시, 브리지의 근원인 식각 저지층을 동시에 제거하므로써, 하부 전극 사이의 브리지 문제를 해결할 수 있다. 아울러, 식각 저지층이 제거됨에 따라, 스트레스가 크게 감소되고, 아웃개싱을 용이하게 시킬 수 있으므로, 소자 특성을 향상시킬 수 있다.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경 실시할 수 있다.

Claims (11)

  1. 반도체 기판;
    상기 반도체 기판의 소정 부분에 형성되는 다수의 워드 라인 구조물;
    상기 인접하는 워드 라인 구조물들 사이에 매립되는 콘택 플러그;
    상기 콘택 플러그 중 선택되는 콘택 플러그와 콘택되도록 형성되는 비트 라인 구조물;
    상기 콘택 플러그 사이를 절연시키면서, 상기 선택되지 않은 콘택 플러그와 비트 라인 구조물 사이를 절연시키는 층간 절연막;
    상기 비트 라인 콘택 플러그와 콘택되지 않은 나머지 콘택 플러그와 콘택되도록 형성되는 스토리지 노드 콘택 플러그;
    상기 스토리지 노드 콘택 플러그 상부에 형성되는 스토리지 노드 전극;
    상기 스토리지 노드 콘택 플러그 표면 및 상기 스토리지 노드 전극 표면에 증착되는 유전체막; 및
    상기 유전체막 표면에 형성되는 플레이트 전극을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  2. 제 1 항에 있어서, 상기 스토리지 노드 콘택 플러그는 전체 높이의 일정 높이만큼은 비트 라인 구조물 사이에 끼워져서 지지되는 것을 특징으로 하는 반도체 메모리 소자.
  3. 제 1 항에 있어서, 상기 워드 라인 구조물은 게이트 전극과, 게이트 전극과 기판 사이를 절연시키는 게이트 절연막 및 상기 게이트 전극의 상부 및 측부를 둘러싸는 절연물을 포함하고,
    상기 비트 라인 구조물은 비트 라인과 상기 비트 라인의 상부 및 측부를 둘러싸는 절연물을 포함하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 액티브 영역이 한정된 반도체 기판상의 소정 부분에 다수의 워드 라인 구조물을 형성하는 단계;
    상기 액티브 영역상에의 워드 라인 구조물 사이에, 콘택 플러그를 형성하는 단계;
    상기 콘택 플러그가 형성된 반도체 기판 상에 절연막을 형성하는 단계;
    상기 콘택 플러그 중 선택된 콘택 플러그와 소정 부분 콘택되도록, 절연막 상부에 비트 라인 구조물을 형성하는 단계;
    상기 비트 라인 구조물 상부에 층간 절연막을 증착하는 단계;
    상기 층간 절연막 상부에 식각 저지층을 형성하는 단계;
    상기 콘택 플러그 중 상기 비트 라인 구조물과 콘택되지 않은 나머지 콘택 플러그가 노출되도록, 층간 절연막 및 식각 저지층의 소정 부분을 식각하여, 스토리지 노드 콘택홀을 형성하는 단계;
    상기 스토리지 노드 콘택홀 내부가 충진되도록, 스토리지 노드 콘택 플러그를 형성하는 단계;
    상기 스토리지 노드 콘택 플러그와 콘택되도록 스토리지 노드 전극을 형성하는 단계;
    상기 잔류하는 식각 저지층을 제거하는 단계;
    상기 스토리지 노드 콘택 플러그 양측의 층간 절연막을 선택적으로 제거하는 단계;
    상기 노출된 스토리지 노드 콘택 플러그 및 스토리지 노드 전극 표면에 유전체막을 형성하는 단계; 및
    상기 유전체막 상부에 플레이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  5. 제 4 항에 있어서, 상기 워드 라인 구조물을 형성하는 단계는,
    상기 반도체 기판상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상부에 도전층을 형성하는 단계;
    상기 도전층 상부에 절연물로 된 하드 마스크막을 형성하는 단계;
    상기 하드 마스크막과 도전층 및 게이트 절연막을 소정 크기로 패터닝하는 단계; 및
    상기 패터닝된 하드 마스크막과 도전층 및 게이트 절연막 측벽에 절연 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  6. 제 4 항에 있어서, 상기 액티브 영역상의 워드 라인 구조물 사이에 콘택 플러그를 형성하는 단계는,
    상기 워드 라인이 형성된 반도체 기판 결과물 상부에 콘택 플러그 절연용 산화막을 증착하는 단계와, 상기 액티브 영역이 노출되도록 콘택 플러그 절연용 산화막을 소정 부분 식각하는 단계와, 상기 노출된 워드 라인 구조물 사이의 액티브 영역에 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 제조방법.
  7. 제 4 항에 있어서, 상기 비트 라인 구조물을 형성하는 단계는,
    상기 절연막 상부에 상기 도전층을 형성하는 단계;
    상기 도전층 상부에 상기 층간 절연막과 식각 선택비가 상이한 물질로 비트 라인 절연막을 형성하는 단계;
    상기 비트 라인 절연막 및 도전층을 소정 부분 패터닝하는 단계; 및
    상기 패터닝된 비트 라인 절연막 및 도전층 측벽에, 상기 층간 절연막과 식각 선택비가 상이한 물질로 된 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  8. 제 4 항에 있어서, 상기 스토리지 노드 콘택 플러그를 형성하는 단계는,
    상기 스토리지 노드 콘택홀이 충분히 매립되도록, 상기 층간 절연막 상부에 도전층을 형성하는 단계; 및
    상기 도전층을 상기 식각 저지층이 노출될 때까지 CMP하여, 도전층을 스토리지 노드 콘택홀 내부에 매립시키는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  9. 제 4 항에 있어서, 상기 식각 저지층은 SiN 또는 SiON 막인 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  10. 제 9 항에 있어서, 상기 잔류하는 식각 저지층은 상기 스토리지 노드 전극 및 스토리지 노드 콘택 플러그에는 영향이 없도록, 선택적으로 습식 식각 방식에 의하여 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
  11. 제 4 항에 있어서, 상기 스토리지 노드 콘택 플러그 사이의 층간 절연막은 상기 스토리지 노드 전극 및 스토리지 노드 콘택 플러그에는 영향이 없도록, 선택적으로 습식 식각 방식에 의하여 제거하는 것을 특징으로 하는 반도체 메모리 소자의 제조방법.
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