JP2010219326A - 半導体記憶装置及びその製造方法 - Google Patents
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Abstract
【課題】高集積であり且つビット線を埋め込む必要のない３次元トランジスタを有する半導体記憶装置を提供する。
【解決手段】ゲートトレンチを介して両側に位置する第１及び第２の拡散層とゲートトレンチの底面に形成された第３の拡散層とを有する活性領域と、第１及び第２の拡散層にそれぞれ接続された第１及び第２の記憶素子と、第３の拡散層に接続されたビット線と、ゲート絶縁膜を介してゲートトレンチの第１の側面を覆い、第１の拡散層と第３の拡散層との間にチャネルを形成する第１のゲート電極と、ゲート絶縁膜を介してゲートトレンチの第２の側面を覆い、第２の拡散層と第３の拡散層との間にチャネルを形成する第２のゲート電極とを備える。本発明によれば、ゲートトレンチの両側面にそれぞれ別のトランジスタが形成されることから、従来の２倍の集積度が得られる。
【選択図】図５
【解決手段】ゲートトレンチを介して両側に位置する第１及び第２の拡散層とゲートトレンチの底面に形成された第３の拡散層とを有する活性領域と、第１及び第２の拡散層にそれぞれ接続された第１及び第２の記憶素子と、第３の拡散層に接続されたビット線と、ゲート絶縁膜を介してゲートトレンチの第１の側面を覆い、第１の拡散層と第３の拡散層との間にチャネルを形成する第１のゲート電極と、ゲート絶縁膜を介してゲートトレンチの第２の側面を覆い、第２の拡散層と第３の拡散層との間にチャネルを形成する第２のゲート電極とを備える。本発明によれば、ゲートトレンチの両側面にそれぞれ別のトランジスタが形成されることから、従来の２倍の集積度が得られる。
【選択図】図５
Description
本発明は、半導体記憶装置及びその製造方法に関し、特に、３次元構造のトランジスタを有する半導体記憶装置及びその製造方法に関する。
これまで、ＤＲＡＭ（Dynamic Random Access Memory）等の半導体記憶装置の集積度向上は、主にトランジスタの微細化によって達成されてきた。しかし、トランジスタの微細化はもはや限界に近づいており、これ以上トランジスタサイズを縮小すると短チャネル効果などによって正しく動作しないおそれが生じている。
また、従来のＤＲＡＭにおいては、セルキャパシタとセルトランジスタとを接続するコンタクト（セルコンタクト）は、ビット線が形成されるビット線層を貫通して設けられるため、セルコンタクトとビット線との絶縁分離を確実に行う必要がある。このため、シリコン窒化膜を用いたＳＡＣ（Self Align Contact）エッチング技術や縮小ホール技術が用られているが、ＳＡＣエッチング技術や縮小ホール技術を用いるとセルコンタクト底部の接触面積が低減するという問題がある。
このような問題を根本的に解決する方法として、半導体基板を立体加工し、これによりトランジスタを３次元的に形成する方法が提案されている。中でも、半導体基板の主面に対して垂直方向に延びるシリコンピラーをチャネルとして用いるタイプの３次元トランジスタは、占有面積が小さく且つ完全空乏化によって大きなドレイン電流が得られるという利点を有しており、４Ｆ２の最密レイアウトも実現可能である（特許文献１参照）。
シリコンピラーを用いた縦型トランジスタを半導体記憶装置のセルトランジスタとして用いる場合、ソース又はドレインとなる拡散層の一方がビット線に接続され、他方が記憶素子（ＤＲＡＭにおいてはセルキャパシタ）に接続されることになる。通常、セルキャパシタなどの記憶素子はセルトランジスタの上方に配置されることから、シリコンピラーの上部に記憶素子が接続され、シリコンピラーの下部にビット線が接続されることになる。
しかしながら、シリコンピラーの下部は半導体基板であることから、ここにビット線を形成することは必ずしも容易ではなく、複雑な工程が必要となることが多い。つまり、この場合、ビット線を半導体基板の内部に埋め込む必要があり（特許文献１参照）、構造がやや複雑になるとともに、ビット線の寄生容量が増加するという問題が生じる。さらに、微細化に伴ってビット線の埋め込みスペースの確保も困難となってきている。
他方、３次元トランジスタを用いたＤＲＡＭに限らず、従来のＤＲＡＭにおいては、セルキャパシタやセルコンタクトを形成する場合、専用のマスクパターンを用いたリソグラフィによる加工が必要であるため、マスク枚数や工程数の削減ができずコスト増加の要因となっていた。
さらに、３次元トランジスタを用いたＤＲＡＭに限らず、従来のＤＲＡＭにおいては、メモリセルが最小加工寸法Ｆに対して各構成要素を基本的に２Ｆピッチで加工して形成される。このため、最小でも４Ｆ２のセル面積を有するメモリセルしか実現することができず、さらなる微細化に対する制約条件となっている。
本発明の一側面による半導体記憶装置は、互いに対向する第１及び第２の側面と底面とを有するゲートトレンチが形成され、前記ゲートトレンチを介して両側に位置する第１及び第２の拡散層と、前記ゲートトレンチの前記底面に形成された第３の拡散層とを有する活性領域と、前記第１及び第２の拡散層にそれぞれ電気的に接続された第１及び第２の記憶素子と、前記第３の拡散層に電気的に接続されたビット線と、第１のゲート絶縁膜を介して前記ゲートトレンチの前記第１の側面を覆い、前記第１の拡散層と前記第３の拡散層との間にチャネルを形成する第１のゲート電極と、第２のゲート絶縁膜を介して前記ゲートトレンチの前記第２の側面を覆い、前記第２の拡散層と前記第３の拡散層との間にチャネルを形成する第２のゲート電極とを備えることを特徴とする。
本発明の他の側面による半導体記憶装置は、第１の方向に延在し、互いに対向する第１及び第２の側面と底面とを有する複数のゲートトレンチが設けられた半導体基板と、前記第１の方向と交差する第２の方向に延在する複数のビット線と、前記複数のゲートトレンチの前記第１の側面に沿ってそれぞれ設けられた複数の第１のワード線と、前記複数のゲートトレンチの前記第２の側面に沿ってそれぞれ設けられた複数の第２のワード線と、前記ゲートトレンチと前記ビット線の各交点における前記半導体基板に設けられ、中央部を前記ゲートトレンチが横切る複数の活性領域と、前記複数の拡散層にそれぞれ設けられ、前記ゲートトレンチを介して両側に位置する第１及び第２の拡散層と、前記複数の拡散層にそれぞれ設けられ、前記ゲートトレンチの前記底面に設けられるとともに対応する前記ビット線に電気的に接続された第３の拡散層と、前記第１及び第２の拡散層にそれぞれ電気的に接続された第１及び第２の記憶素子とを備え、前記第１のワード線のいずれかを活性化させることによって、対応する前記第１の記憶素子と前記ビット線とが電気的に接続され、前記第２のワード線のいずれかを活性化させることによって、対応する前記第２の記憶素子と前記ビット線とが電気的に接続されることを特徴とする。
本発明による半導体記憶装置の製造方法は、素子分離領域によって区画された活性領域を半導体基板上に形成する工程と、前記活性領域を横断するゲートトレンチを前記半導体基板に形成する工程と、前記活性領域に設けられた前記ゲートトレンチの両側面に、ゲート絶縁膜を介して第１及び第２のゲート電極をそれぞれ形成する工程と、前記ゲートトレンチを介して両側に位置する前記活性領域内に第１及び第２の拡散層をそれぞれ形成する工程と、前記活性領域に設けられた前記ゲートトレンチの底面に第３の拡散層を形成する工程と、前記第３の拡散層と電気的に接続されるビット線を形成する工程と、前記第１及び第２の拡散層にそれぞれ電気的に接続される第１及び第２の記憶素子を形成する工程とを備えることを特徴とする。
本発明によれば、ゲートトレンチの両側面にそれぞれ別のトランジスタが形成されることから、従来の半分の面積で１ビットのメモリセルを形成することができる。つまり、従来の２倍の集積度を得ることが可能となる。しかも、ビット線を半導体基板に埋め込む必要がないことから、埋め込みビット線を用いた従来の３次元トランジスタの問題が解消される。また、ゲートトレンチ及びビット線を最小加工寸法Ｆで形成した場合には、２Ｆ２のセル面積を実現することができ、集積度の飛躍的な向上を図ることができる。
また、セル面積を一定として考えた場合には、歩留まりが安定した一世代前或いは二世代前のプロセスを使用することが可能となるため、生産の垂直立ち上げや生産性の向上が容易となる。例えば、４５ｎｍプロセスの６Ｆ２セルと同じセル面積を有するメモリセルであれば、６３ｎｍプロセスで実現でき、５４ｎｍプロセスの６Ｆ２セルと同じセル面積を有するメモリセルであれば、９３ｎｍプロセスで実現できるため、開発時からの生産の安定性、製造歩留まりの向上を図ることができる。
さらに、本発明によれば、ビット線の両側面にそれぞれ第１及び第２の記憶素子を形成することができ、この場合には、セルキャパシタやセルコンタクトを形成するための専用のマスクパターンが不要となる。これにより、従来と比べてマスク枚数や工程数が削減されることから、低コスト可を図ることも可能となる。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体記憶装置のセルアレイ構造を示す模式図である。
図１に示すように、本実施形態による半導体記憶装置のセルアレイＡＲＹは、ワードドライバＷＤによって駆動される複数のワード線ＷＬと、センスアンプＳＡに接続された複数のビット線ＢＬと、ワード線ＷＬとビット線ＢＬの交点に配置されたメモリセルＭＣとを含んでいる。
図２は、メモリセルＭＣの回路図である。
図２に示すように、メモリセルＭＣは、ビット線ＢＬと基準電位配線ＰＬとの間に、セルトランジスタＴｒと記憶素子Ｍがこの順に直列接続された構造を有している。セルトランジスタＴｒのゲート電極は、対応するワード線ＷＬに接続されている。記憶素子Ｍの種類については特に限定されないが、ＤＲＡＭであればキャパシタが用いられる。
以下、記憶素子ＭがキャパシタであるＤＲＡＭを例に挙げて、本実施形態による半導体記憶装置のデバイス構造について詳細に説明する。
図３は、ＤＲＡＭメモリアレイＡＲＹの平面レイアウトである。
図３に示すように、ＤＲＡＭメモリアレイＡＲＹは、半導体基板上に設けられた複数の活性領域（アクティブフィールド）１２と、Ｘ方向に延びる複数のビット線３３と、Ｙ方向に延びるゲートトレンチ１５及びストレージエリア４０ｃとを備えている。活性領域１２は細長い島状のパターンであって、Ｘ方向及びＹ方向にマトリクス状に配置されている。すなわち、活性領域１２のＸ方向の配列はビット線３３に沿って設けられており、活性領域１２のＹ方向の配列はゲートトレンチ１５に沿って設けられている。
活性領域１２の中心はゲートトレンチ１５とビット線３３との交点に位置し、活性領域１２の長手方向はＸ方向又はＹ方向に対して平行ではなく、斜めに配置されている。特に、本実施形態においては、活性領域１２とビット線３３との交差角θ１は１５度以上２５度以下であることが好ましく、約１８度であることが特に好ましい。交差角θ１をこのような角度とした場合には、後述するセルキャパシタの蓄積電極のＸ方向の幅をより広くすることができ、蓄積電極とセルトランジスタとの接続を確実にすることができる。
ビット線３３は、Ｙ方向に２Ｆピッチで繰り返される縞状のパターンである。ビット線３３は半導体基板の基板面よりも上方に位置するビット線層に設けられており、平面的には活性領域１２の長手方向の中央部を通過している。詳細は後述するが、ビット線３３と重ならない活性領域１２の端部には、セルキャパシタの蓄積電極が設けられており、蓄積電極はビット線３３を含む積層膜の側面に形成されている。
ゲートトレンチ１５は、Ｘ方向に２Ｆピッチで繰り返される縞状のパターンである。したがって、ゲートトレンチ１５はビット線３３と直交するように設けられている。ゲートトレンチ１５は半導体基板の基板面に設けられており、活性領域１２の中央部を通過している。ゲートトレンチ１５は、ＭＯＳトランジスタのゲート電極（ワード線）を形成するための段差を提供するものであって、ゲートトレンチ１５による段差の両側面にはＹ方向に延びるワード線が設けられている。
ストレージエリア４０ｃは、複数のセルキャパシタが配置される領域であり、隣接するゲートトレンチ１５間に位置する。したがって、ストレージエリア４０ｃは、Ｘ方向に２Ｆピッチで繰り返し出現するパターンである。Ｙ方向に延びる１本のストレージエリア４０ｃ内では、Ｆピッチごとにセルキャパシタが配置されている。同じストレージエリア４０ｃ内においてＹ方向に隣接する２つのセルキャパシタは、互いに異なる活性領域１２に対応するセルキャパシタである。
図４は、一つの活性領域１２及びその周辺部を拡大して示す略平面図である。
図４に示すように、ゲートトレンチ１５は２Ｆピッチで配列され、活性領域１２の中央部を横切っている。ゲートトレンチ１５はＹ方向に延在するため、活性領域１２内のみならず、素子分離領域（ＳＴＩ：Shallow Trench Isolation）にも形成されている。ゲートトレンチ１５による段差の両側面には、セルトランジスタのゲート電極（ワード線）１８が配置されている。このように、ゲート電極１８はゲートトレンチ１５内の互いに対向する左右の側面にそれぞれ形成されることから、１つのゲートトレンチ１５内には２つのゲート電極１８ａ，１８ｂが存在している。ゲート電極はＹ方向に延びるゲートトレンチ１５の側面に沿って形成されているため、活性領域１２内のみならず素子分離領域にも形成され、ゲートトレンチ１５と共にＹ方向に延在されている。つまり、ゲート電極は、一つのゲートトレンチ１５内に２本設けられ、いずれもＹ方向に延びる線形パターンである。
ビット線３３は２Ｆピッチで配列され、平面視において活性領域１２の中央部を通過している。ビット線３３はＸ方向に延在しており、活性領域１２の上方を覆っているが、活性領域１２の端部には平面視でビット線３３と重ならない領域（露出領域）が存在している。この露出領域はビット線３３のみならずゲートトレンチ１５とも重ならない領域である。この活性領域１２の端部に形成される露出領域には、セルキャパシタの蓄積電極３６が配置され、蓄積電極３６は活性領域１２内の拡散層に直接或いは容量コンタクトプラグを介して自己整合的に接続されている。詳細は後述するが、蓄積電極３６は、ビット線３３によって形成される段差の側壁にサイドウォールの形態で形成されている。
以上の構成により、活性領域１２の左半分の領域に設けられたゲート電極１８ａ及び蓄積電極３６ａが１つのＤＲＡＭメモリセルの構成要素となり、活性領域１２の右半分の領域に設けられたゲート電極１８ｂ及び蓄積電極３６ｂがもう１つのＤＲＡＭメモリセルの構成要素となる。すなわち、１つの活性領域１２内に２ビットのメモリセルが構成されることになる。１ビットのメモリセルの占有面積は図中の破線ＭＣで示す矩形領域であり、Ｆ×２Ｆ＝２Ｆ２である。なお、実際の１ビットセル領域は、対象となる活性領域１２の先端部までを含み、隣接（左側）の活性領域１２の先端部を含むものではないが、セル面積を分かりやすくするために矩形領域として定義している。また、最小加工寸法Ｆで形成されるビット線３３とゲートトレンチ１５による格子の交点の半分の領域内に１ビットのゲート電極を形成する必要があるため、活性領域１２はＦピッチで配置されている。
また、所定の活性領域に接続された蓄積電極３６ａ（３６ｂ）を含む記憶素子と、所定の活性領域に対してＸ方向に隣接する別の活性領域に接続された蓄積電極３６ｂ（３６ａ）を含む記憶素子は、Ｙ方向に並んで配置される。つまり、これら記憶素子のＸ座標は一致しており、したがって、これら記憶素子は同じストレージエリア４０ｃ内に配置される。一方、所定の活性領域に接続された蓄積電極３６ａ（３６ｂ）を含む記憶素子と、所定の活性領域に対してＸ方向に隣接する別の活性領域に接続された蓄積電極３６ａ（３６ｂ）を含む記憶素子は、Ｘ方向に並んで配置される。つまり、これら記憶素子のＹ座標は一致しており、したがって、これら記憶素子は隣接するストレージエリア４０ｃ内にそれぞれ配置される。
図５（ａ）乃至（ｃ）は、図３におけるＡ−Ａ'線、Ｂ−Ｂ'線、Ｃ−Ｃ'線に沿ったＤＲＡＭメモリセルの断面図である。
図５（ａ）乃至（ｃ）に示すように、本実施形態によるＤＲＡＭメモリセル１００は、半導体基板１０上に形成されたＳＴＩ１１と、ＳＴＩ１１によって相互に絶縁分離された島状の活性領域１２と、活性領域１２の長手方向の中央部に形成されたゲートトレンチ１５と、ゲートトレンチ１５内の側壁面に形成されたゲート絶縁膜１７と、前記ゲートトレンチ１５による段差の側面にゲート絶縁膜１７を介して形成されたゲート電極（ワード線）１８ａ，１８ｂと、ゲートトレンチ１５内に設けられたビット線コンタクトプラグ２３と、ゲートトレンチ１５内おいてゲート電極１８ａ，１８ｂとビット線コンタクトプラグ２３とを絶縁分離するゲートキャップ絶縁膜１９と、層間絶縁膜３０を介して半導体基板１０の上層に設けられたビット線３３と、ビット線３３の上面を覆うビット線キャップ絶縁膜３４とを備えている。
また、ＤＲＡＭメモリセル１００は、ビット線３３及びビット線キャップ絶縁膜３４の側面を覆うサイドウォール絶縁膜３５と、サイドウォール絶縁膜３５を覆う蓄積電極３６ａ，３６ｂと、蓄積電極３６ａ，３６ｂを覆う容量絶縁膜３８を備えている。蓄積電極３６ａ，３６ｂは、ビット線３３及びサイドウォール絶縁膜３５によって覆われていない活性領域１２の端部の露出領域に設けられた、シリコンエピタキシャル層２８ａ，２８ｂに接続されている。容量絶縁膜３８の表面は共通プレート電極３９によって覆われており、これにより、蓄積電極３６、容量絶縁膜３８及び共通プレート電極３９によってセルキャパシタが構成されている。シリコンエピタキシャル層２８ａ，２８ｂに接する部分の活性領域１２には、それぞれソース／ドレイン拡散層ＳＤ１，ＳＤ２が形成されている。
上述したように、ゲート電極１８ａ，１８ｂは、ゲートトレンチ１５による段差の側面にサイドウォールとして形成されている。ゲート電極１８ａ，１８ｂはポリシリコン等の導電膜により形成される。ゲート電極１８ａ，１８ｂの低抵抗化を図るためには、タングステン等の高融点金属又はその化合物を含む多層膜により形成されることが好ましく、ポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜及びタングステン膜を順次積層してなる多層膜により形成されることが特に好ましい。ゲートトレンチ１５による段差の左右の側面に形成されるゲート電極１８ａ，１８ｂは、別々のセルトランジスタを構成するものである。
ゲートトレンチ１５の底面には、２つのゲート電極１８ａ，１８ｂに共通するビット線コンタクトプラグ２３が接続されている。ビット線コンタクトプラグ２３上にはビット線コンタクトプラグ２５を介してビット線３３が接続されている。図４で示した通り、ビット線３３はゲート電極１８ａ，１８ｂと直交する方向に延在している。ビット線コンタクトプラグ２３に接する部分の活性領域１２には、ソース／ドレイン拡散層ＳＤ３が形成されている。
ビット線３３の上面にはこれと同一の平面形状を有するビット線キャップ絶縁膜３４が設けられている。ビット線キャップ絶縁膜３４はビット線３３の上面を保護すると共に、セルキャパシタの蓄積電極３６ａ，３６ｂの形成面をできるだけ広く確保する目的で設けられている。層間絶縁膜３０、ビット線３３及びビット線キャップ絶縁膜３４からなる積層膜の両側面にはサイドウォール絶縁膜３５が形成されている。蓄積電極３６ａ，３６ｂは、サイドウォール絶縁膜３５を介して層間絶縁膜３０、ビット線３３及びビット線キャップ絶縁膜３４からなる積層膜の側面にサイドウォールの形態で形成されている。また特に、蓄積電極３６ａ，３６ｂは平面的には活性領域１２の端部の露出領域内だけに形成されている（図４参照）。そのため、図５（ｃ）のＣ−Ｃ'断面図には蓄積電極３６ａ，３６ｂが図示されていない。蓄積電極３６ａ，３６ｂの表面には容量絶縁膜３８が形成されているが、容量絶縁膜３８は活性領域１２の端部のみならず基板全面を覆っている。したがって、蓄積電極３６ａ，３６ｂと異なり、図５（ｃ）のＣ−Ｃ'断面図には容量絶縁膜３８が図示されている。さらに、容量絶縁膜３８の表面には共通プレート電極３９が形成されている。
ゲートトレンチ１５によって分割された活性領域１２内の２つの分割領域２７ａ，２７ｂは、ピラー形状を有している。そして、ゲート電極１８ａに所定の電圧が印加されると、一方の分割領域２７ａ内に第１のセルトランジスタのチャネルが形成され、ゲート電極１８ｂに所定の電圧が印加されると、他方の分割領域２７ｂ内に第２のセルトランジスタのチャネルが形成される。これにより、ゲート電極１８ａに所定の電圧が印加されると、ソース／ドレイン拡散層ＳＤ１とソース／ドレイン拡散層ＳＤ３とがチャネル（図示せず）を介して導通状態となる。同様に、ゲート電極１８ｂに所定の電圧が印加されると、ソース／ドレイン拡散層ＳＤ２とソース／ドレイン拡散層ＳＤ３とがチャネル（図示せず）を介して導通状態となる。
活性領域１２の端部の露出領域には、シリコンエピタキシャル層２８ａ，２８ｂが設けられている。蓄積電極３６ａ，３６ｂの下端は、シリコンエピタキシャル層２８ａ，２８ｂを介して活性領域１２に接続されている。シリコンエピタキシャル層２８ａ，２８ｂは容量コンタクトプラグとして機能すると共に、ゲートトレンチ１５による活性領域１２の段差部分（凸部）をトランジスタの拡散層として機能させるために、活性領域１２内に導電性不純物を供給する役割を果たすものである。
以上の構成により、ビット線コンタクトプラグ２３が接続されたゲートトレンチ１５の底部から一方のシリコンエピタキシャル層２８ａに至るまでの半導体基板１０内の縦方向の領域が一方のセルトランジスタ（第１のセルトランジスタ）のチャネル領域となり、チャネル領域は一方のワード線１８ａによって制御される。また、ビット線コンタクトプラグ２３が接続されたゲートトレンチ１５の底部から他方のシリコンエピタキシャル層２８ｂに至るまでの半導体基板１０内の縦方向の領域が他方のセルトランジスタ（第２のセルトランジスタ）のチャネル領域となり、チャネル領域は他方のワード線１８ｂによって制御される。このように半導体基板１０の活性領域１２内には２つの縦型ＭＯＳトランジスタが構成されており、オン電流は半導体基板１０の主面に対して縦方向に流れる。
すなわち、ゲートトレンチ１５によって二分割された活性領域１２の左半分の領域２７ａに第１のセルトランジスタが形成され、活性領域１２の右半分の領域２７ｂに第２のセルトランジスタが形成され、活性領域１２の左側の端部の上方には第１のトランジスタに接続された第１のセルキャパシタが設けられ、活性領域１２の右側の端部の上方には第２のセルトランジスタに接続された第２のセルキャパシタが設けられている。
以上説明したように、本実施形態による半導体記憶装置１００は、ゲートトレンチ１５内においてＸ方向に向かい合う２つの側面に第１及び第２のセルトランジスタがそれぞれ形成され、ビット線３３を含む積層膜の側面にセルキャパシタが形成されるので、従来の半分の面積に１個のメモリセルを形成することができる。したがって、ゲートトレンチ１５及びビット線３３を最小加工寸法Ｆで形成した場合には、２Ｆ２のセル面積を有する１ビットメモリセルを実現することができ、集積度の飛躍的な向上を図ることができる。
また、セル面積を一定として考えた場合には、歩留まりが安定した一世代前或いは二世代前のプロセスを使用することが可能となるため、生産の垂直立ち上げや生産性の向上が容易となる。例えば、４５ｎｍプロセスの６Ｆ２セルと同じセル面積を有するメモリセルであれば、６３ｎｍプロセスで実現でき、５４ｎｍプロセスの６Ｆ２セルと同じセル面積を有するメモリセルであれば、９３ｎｍプロセスで実現できるため、開発時からの生産の安定性、製造歩留まりの向上を図ることができる。
また、本発明によれば、一般的な４Ｆ２セルのように半導体基板１０内にビット線を埋め込む必要がなく、同一のセル面積で比較した場合にはＦ値を１．４倍程度大きくすることができるので、加工精度が向上すると共にビット線の寄生容量を大幅に低減することができる。したがって、製造歩留まりを向上させることができ、またメモリセルの特性を向上させることができる。
また、本発明によれば、蓄積電極３６ａ，３６ｂがビット線パターンによる段差の側面に形成されるため、従来のシリンダーホールのような蓄積電極専用のパターンを設ける必要がない。したがって、マスク数や工程数を削減することができ、製造コストの低減を図ることができる。さらに、従来のセルキャパシタの形成では、深く掘り下げたシリンダーホール内に蓄積電極及び容量絶縁膜を形成し、さらにシリンダーホール内を層間絶縁膜で埋める必要があったが、本実施形態によれば、ビット線間のスペースにセルキャパシタを形成しているため、そのような埋め込みの必要がなく、埋め込み不足に伴う製造歩留まりの低下等を改善することができる。
次に、本実施形態によるＤＲＡＭメモリセル１００の製造方法について詳細に説明する。
図６乃至２５は、本実施形態によるＤＲＡＭメモリセル１００の製造プロセスを示す略断面図である。特に、各図の（ａ）、（ｂ）、（ｃ）は、図４のＡ−Ａ'線、Ｂ−Ｂ'線、Ｃ−Ｃ'線に沿った断面図である。
図６に示すように、本実施形態によるＤＲＡＭメモリセル１００の作製においては、まずＰ型シリコン基板等の半導体基板１０上に素子分離領域（ＳＴＩ）１１を形成することにより、ＳＴＩ１１によって絶縁分離された複数の活性領域１２を区画する。ＳＴＩ１１の形成では、まず半導体基板１０上にシリコン酸化膜（パッド酸化膜）１３及びシリコン窒化膜（フィールド窒化膜）１４を順次成膜する。次に、フォトリソグラフィ及びドライエッチングによりフィールド窒化膜１４を選択的に除去し、さらにフィールド窒化膜１４をマスクとしてパッド酸化膜１３及び半導体基板１０をドライエッチングすることにより、深さ約２００〜３５０ｎｍの素子分離溝を形成する。
その後、素子分離溝の内壁面に下地膜として厚さ約５ｎｍの薄いシリコン酸化膜（図示せず）を約１０００℃の熱酸化により形成した後、素子分離溝の内部を含む半導体基板１０の全面に厚さ約４００〜５００ｎｍのシリコン酸化膜（フィールド酸化膜）をＣＶＤ法によって堆積させる。こうしてフィールド酸化膜を素子分離溝の内部に埋め込んだ後、フィールド窒化膜をＣＭＰ（Chemical Mechanical Polishing）ストッパーとしてフィールド酸化膜を研磨して平坦化することにより、図６に示すようなＳＴＩ１１及び活性領域１２が完成する。
尚、活性領域１２は最小加工寸法Ｆに対して約Ｆのピッチで配置する必要があることから、２Ｆピッチをもつ二つのパターンに分けて、各々を二重露光あるいは二回の露光工程によって形成する必要がある。
次に、図７に示すように、ゲートトレンチ１５を形成する。ゲートトレンチ１５の形成では、まずフォトレジスト１６を形成後、これを露光現像することによりフォトレジスト１６をパターニングする。次に、パターニングされたフォトレジスト１６をマスクとしてフィールド窒化膜１４をドライエッチングにより選択的に除去し、さらに活性領域１２内のパッド酸化膜１３及び半導体基板１０並びにＳＴＩ１１のフィールド酸化膜をドライエッチングにより選択的に除去する。このとき、ゲートトレンチ１５は活性領域１２のみならずＳＴＩ１１にも形成され、これによりゲートトレンチ１５はＹ方向に延びる直線パターンとなる（図３参照）。なお、図７（ｃ）には、活性領域１２のみならずＳＴＩ１１にもゲートトレンチ１５が形成された状態が示されている。以上により、図７に示すようなゲートトレンチ１５が完成する。このとき、ゲートトレンチ１５は、図３に示した２Ｆピッチの縞状のパターンとなっている。また図示のように、ゲートトレンチ１５によって分割された活性領域１２内の半導体基板１０は２つのピラー形状を有し、各々のピラーの上部及びゲートトレンチ１５の底部中央にセルトランジスタの拡散層が形成される。
次に、図８に示すように、フォトレジスト１６を除去した後、ゲートトレンチ１５の内壁面に厚さ約５ｎｍのゲート絶縁膜１７を熱酸化により形成する。このときゲート絶縁膜１７はゲートトレンチ１５の内壁面の全面に形成される。その後、ゲートトレンチ１５の内壁面の左右の側面のみを覆うゲート電極（ワード線）１８ａ，１８ｂを形成する。ゲート電極１８ａ，１８ｂは、ゲートトレンチ１５の内部を含む基板全面にゲート電極用導電膜を成膜した後、これをエッチバックすることにより形成することができる。このとき、ゲート電極１８ａ，１８ｂは活性領域１２のみならずＳＴＩ１１にも形成され、これによりゲート電極１８ａ，１８ｂはＹ方向に延びる線状のパターンとなる（図４参照）。なお、図８（ｃ）はゲートトレンチ１５の中央を切断した断面であるため、図８（ｃ）にはゲート電極１８ａ，１８ｂは示されていない。ゲート電極用導電膜としては、ポリシリコン膜の単層膜のみならずタングステン等の高融点金属又はその化合物を含む多層膜を用いることもできる。ゲート電極用導電膜としては、ポリシリコン膜、タングステンシリサイド膜、窒化タングステン膜及びタングステン膜を順次積層してなる多層膜を用いることが特に好ましい。
次に、図９に示すように、基板全面に厚さ約２０ｎｍのシリコン窒化膜（ゲートキャップ絶縁膜）１９をＣＶＤ法により形成し、さらに厚さ約１００ｎｍの層間絶縁膜２０を形成する。こうして層間絶縁膜２０をゲートトレンチ１５の内部に埋め込んだ後、層間絶縁膜２０の表面をＣＭＰにより研磨して平坦化する。層間絶縁膜２０としてはＢＰＳＧ（Boro-Phospho Silicate Glass）を用いることができ、ＣＶＤ法により形成することができる。
次に、図１０に示すように、ビット線コンタクトホール２２を形成する。ビット線コンタクトホール２２の形成では、まずフォトレジスト２１を形成後、これを露光現像することによりフォトレジスト２１をパターニングし、パターニングされたフォトレジスト２１をマスクとして層間絶縁膜２０及びゲートキャップ絶縁膜１９をドライエッチングにより順に除去する。さらに、ゲートトレンチ１５の底面に形成されたゲート絶縁膜１７を除去して半導体基板１０を露出させる。以上により、図１０に示すようなビット線コンタクトホール２２が形成される。
次に、図１１に示すように、フォトレジスト２１を除去した後、ビット線コンタクトプラグ２３を形成する。ビット線コンタクトプラグ２３は、ビット線コンタクトホール２２の内部を含む基板全面にＤＯＰＯＳ（Doped Poly-Silicon）等の導電性材料を埋め込むことにより形成することができる。ビット線コンタクトプラグ２３に含まれる不純物は、ゲートトレンチ１５の底面を構成する半導体基板１０に拡散し、ソース／ドレイン拡散層ＳＤ３となる。或いは、ビット線コンタクトプラグ２３形成する前に、ビット線コンタクトホール２２を介してイオン注入を行うことによって、ゲートトレンチ１５の底面にソース／ドレイン拡散層ＳＤ３を形成しても構わない。
次に、図１２に示すように、半導体基板１０上に形成された不要な層をＣＭＰにより研磨して除去する。詳細には、ゲートキャップ絶縁膜１９をＣＭＰストッパーとしてビット線コンタクトプラグ２３用導電膜及び層間絶縁膜２０をＣＭＰにより研磨し、次いでＳＴＩ１１を構成するフィールド酸化膜をＣＭＰストッパーとしてゲートキャップ絶縁膜１９を研磨する。こうして、図１２に示すように、ゲート電極１８ａ，１８ｂの上端部が露出した状態にすることができる。
次に、図１３に示すように、ゲート電極１８ａ，１８ｂの上端の位置が活性領域１２内における半導体基板１０の表面よりも低くなるようにゲート電極１８ａ，１８ｂの上部をエッチバックにより除去した後、ゲート電極１８ａ，１８ｂの上部が除去されて空洞化した部分を含む基板全面に厚さ約１００ｎｍの層間絶縁膜２４を形成する。ゲート電極１８ａ，１８ｂの上部を除去する理由は、この後に形成されるシリコンエピタキシャル層とゲート電極１８ａ，１８ｂとの絶縁性を確保するためである。層間絶縁膜２４としてはＳＯＧ（Spin on Glass）膜を用いることができる。
次に、図１４に示すように、層間絶縁膜２４を貫通する容量コンタクトホール（ストレージノードコンタクトホール）２６ａ，２６ｂを形成する。容量コンタクトホール２６ａ，２６ｂが形成される平面方向の位置は、図３及び図４に示したストレージエリア４０ｃに相当し、活性領域１２の両端部付近であって、当該部分を含む領域に形成される。これにより、活性領域１２の両端部に残されたままであるフィールド窒化膜１４の一部が露出した状態となる。
次に、図１５に示すように、容量コンタクトホール２６ａ，２６ｂの形成によって露出したフィールド窒化膜１４及びその直下にあるパッド酸化膜１３を除去し、活性領域１２内の半導体基板１０の表面１０ａを露出させる。
次に、図１６に示すように、活性領域１２内の半導体基板１０の表面（露出面）１０ａにシリコンエピタキシャル層２８ａ，２８ｂを選択的エピタキシャル成長法により形成する。シリコンエピタキシャル層２８ａ，２８ｂはリン（Ｐ）、ヒ素（Ａｓ）等のｎ型不純物を含むことが好ましい。このようなシリコンエピタキシャル層２８ａ，２８ｂを設けた場合には、その後の熱処理工程を経ることにより、シリコンエピタキシャル層２８ａ，２８ｂ中のｎ型不純物が直下の半導体基板１０内に拡散するので、半導体基板１０内にＭＯＳトランジスタのソース／ドレイン拡散層ＳＤ１，ＳＤ２を形成することができる。なお、シリコンエピタキシャル層２８ａ，２８ｂを形成する前に、活性領域１２内の半導体基板の露出面１０ａにｎ型不純物をイオン注入する不純物拡散工程を実施してもよい。これにより、活性領域１２には、ゲートトレンチ１５を介して両側に位置する２つのソース／ドレイン拡散層ＳＤ１，ＳＤ２が形成される。
次に、図１７に示すように、容量コンタクトホール２６ａ，２６ｂを形成したことによる層間絶縁膜２４の凹凸面をＣＭＰによって平坦化した後、図１８に示すように、基板表面に露出するシリコン酸化膜をエッチバックにより僅かに除去し、その上にシリコン窒化膜（保護絶縁膜）２９を成膜する。
次に、図１９に示すように、シリコンエピタキシャル層２８ａ，２８ｂをＣＭＰストッパーとして保護絶縁膜２９をＣＭＰにより研磨することにより、保護絶縁膜２９及びシリコンエピタキシャル層２８ａ，２８ｂのみが露出した基板面を形成する。その後、厚さ約１００ｎｍの層間絶縁膜３０を形成する。この層間絶縁膜３０は、トランジスタ層とビット線層とを絶縁分離するための絶縁膜である。層間絶縁膜３０としてはシリコン酸化膜を用いることができる。
次に、図２０に示すように、ゲートトレンチ１５内に既に形成されているビット線コンタクトプラグ２３の直上にビット線コンタクトホール３２を形成する。ビット線コンタクトホール３２の形成では、まずフォトレジスト３１を形成後、これを露光現像することにより開口パターンを形成し、フォトレジスト３１をマスクとして層間絶縁膜３０、保護絶縁膜２９、層間絶縁膜２４をドライエッチングにより順に除去してビット線コンタクトプラグ２３の上面を露出させる。以上により、図２０に示すようなビット線コンタクトホール３２が形成される。
次に、図２１に示すように、ビット線コンタクトホール３２の内部を含む基板全面に厚さ５０ｎｍの窒化チタン（ＴｉＮ）とタングステン（Ｗ）との積層膜（ビット線用導電膜）を形成した後、ビット線用導電膜の表面に厚さ約１〜２μｍのシリコン酸化膜（ビット線キャップ絶縁膜）をＣＶＤ法により形成する。その後、ビット線キャップ絶縁膜をドライエッチングにより除去し、ビット線用導電膜をドライエッチングにより除去することにより、Ｘ方向に沿って線状にパターニングされたビット線３３及びビット線キャップ絶縁膜３４が完成する。このとき、ビット線３３及びビット線キャップ絶縁膜３４は、図３に示した２Ｆピッチの縞状のパターンとなっている。尚、ビット線用導電膜はＤＯＰＯＳ膜である必要はなく、高融点金属を含む多層膜であっても構わない。
次に、図２２に示すように、ビット線キャップ絶縁膜３４をマスクとして層間絶縁膜３０をドライエッチングにより除去する。これにより、活性領域１２の両端部に形成されたシリコンエピタキシャル層２８ａ，２８ｂが露出した状態となる。
次に、図２３に示すように、層間絶縁膜３０、ビット線３３及びビット線キャップ絶縁膜３４からなる積層膜の側面にサイドウォール絶縁膜３５を形成する。サイドウォール絶縁膜３５は、基板全面に厚さ約１０ｎｍ以下の薄いシリコン酸化膜を形成した後、これをエッチバックすることにより形成することができる。次に、セルキャパシタの蓄積電極用導電膜を成膜し、これをエッチバックすることにより、サイドウォール絶縁膜の表面（側面）にのみ蓄積電極用導電膜３６を残す。蓄積電極用導電膜３６の下端部はシリコンエピタキシャル層２８ａ，２８ｂと接触している。このとき、蓄積電極用導電膜３６はＸ方向に沿ったビット線等による段差の側面の全面に形成されているので、Ｃ−Ｃ断面図である図２３（ｃ）には蓄積電極用導電膜３６が図示されている。
次に、図２４に示すように、フォトレジスト３７を用いて蓄積電極用導電膜３６をドライエッチングにより選択的に除去し、蓄積電極用導電膜３６を活性領域１２の両端部の上方にのみ残す。このときのフォトレジスト３７としては、図３で示したストレージエリア４０ｃを残すようにパターニングされたものが用いられる。Ｃ−Ｃ断面図である図２４（ｃ）に蓄積電極用導電膜３６が表示されていないのは、活性領域１２の両端部以外の蓄積電極用導電膜３６が除去されているからである。以上により、蓄積電極用導電膜３６が蓄積電極３６ａ，３６ｂの２つに分離される。
そして、図２５に示すように、基板全面に厚さ約７ｎｍの容量絶縁膜３８を形成した後、全面に共通プレート電極３９を形成する。その後は、メモリセル上に図示しない配線パターン等が形成され、これによりＤＲＡＭメモリアレイＡＲＹが完成する。
以上説明した半導体記憶装置の製造方法によれば、２Ｆ２のセル面積を有するメモリセルを備えた半導体記憶装置を製造することができる。
図２６（ａ）乃至（ｃ）は、本発明の第２の実施形態による半導体記憶装置の構成を示す略断面図であって、図２５（ａ）乃至（ｃ）と同様、図４におけるＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線に沿った断面を示すものである。
図２６（ａ）乃至（ｃ）に示すように、本実施形態による半導体記憶装置２００の特徴は、ビット線キャップ絶縁膜３４の高さが蓄積電極３６ａ，３６ｂよりも低く、これにより蓄積電極３６ａ，３６ｂの表面積がより広く確保されている点にある。蓄積電極３６ａ，３６ｂとビット線キャップ絶縁膜３４との高さの違いは、当初は蓄積電極３６ａ，３６ｂと同じ高さであってビット線キャップ絶縁膜３４をドライエッチングにより除去することにより実現される。その後、基板全面に容量絶縁膜３８を成膜することにより、蓄積電極３６ａ，３６ｂの突起部分の両面に容量絶縁膜３８が形成される。その他の構成は第１の実施形態による半導体記憶装置１００と実質的に同一であるため、同一の構成要素に同一の符号を付して詳細な説明を省略する。
以上説明したように、本実施形態によれば、第１の実施形態よりも蓄積電極の表面積を大きくすることができ、電荷蓄積容量の大きなセルキャパシタを構成することができる。したがって、ＤＲＡＭのリフレッシュ特性のさらなる向上を図ることができる。
以上、本発明の好ましい実施の形態について説明したが、本発明は上記の実施形態に限定されることなく、本発明の趣旨を逸脱しない範囲内で種々の変更を加えることが可能であり、それらも本発明に包含されるものであることは言うまでもない。
例えば、上記実施形態においては、蓄積電極にＨＳＧ−Ｓｉを用いたＭＩＳキャパシタを例に説明したが、本発明はＭＩＭ（Metal Insulator Metal）キャパシタにも適用可能である。ＭＩＭキャパシタの場合、蓄積電極として窒化チタン等の金属材料をＣＶＤ法により形成し、容量絶縁膜として酸化アルミニウムや酸化ハフニウムをＡＬＤ法により形成することにより、ＨＳＧ−Ｓｉを用いたＭＩＳキャパシタよりもさらに大きな容量を得ることができる。なお、窒化チタンとその下部にあるシリコンとの界面にはチタンシリサイドを形成する必要があることは言うまでもない。
さらに、上記実施形態においては、記憶素子がキャパシタである場合、つまり半導体記憶装置としてＤＲＡＭを例に挙げたが、本発明はＤＲＡＭに限定されるものではなく、相変化素子を用いた不揮発性半導体記憶装置（ＰＲＡＭ）に適用することも可能である。本発明をＰＲＡＭに適用する場合、記憶素子としてのセルキャパシタの部分が相変化素子に置き換えられる。つまり、記憶素子は、シリコンエピタキシャル層２８ａ，２８ｂに接続された下部電極と、下部電極に接して設けられた記録層と、記録層に接して設けられた共通プレート電極とによって構成され、記録層には相変化材料が用いられる。
なお、相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ２Ｔｅ３、ＧｅＴｅ等の２元系元素、Ｇｅ２Ｓｂ２Ｔｅ５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ２Ｔｅ４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ８１Ｇｅ１５Ｓｂ２Ｓ２等の４元系元素を挙げることができる。特に、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）を選択することが好ましい。
また、下部電極はヒータープラグとして用いられ、データの書き込み時において発熱体の一部となるため、その材料としては、電気抵抗の比較的高い材料、例えば、メタルシリサイド、メタル窒化物、メタルシリサイドの窒化物など用いることが好ましい。特に限定されるものではないが、Ｗ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＡｌＮなどの高融点金属及びその窒化物、或いは、ＴｉＳｉＮ、ＷＳｉＮなどの高融点金属シリサイドの窒化物、さらには、ＴｉＣＮ等の材料を好ましく用いることができる。さらに、共通プレート電極としては、下部電極と同様、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴｉＣＮ等の材料を好ましく用いることができる。
１０ 半導体基板
１０ａ 半導体基板の表面（露出面）
１２ 活性領域
１３ パッド酸化膜
１４ フィールド窒化膜
１５ ゲートトレンチ
１６ フォトレジスト
１７ ゲート絶縁膜
１８ａ，１８ｂ ゲート電極（ワード線）
１９ ゲートキャップ絶縁膜
２０ 層間絶縁膜
２１ フォトレジスト
２２ ビット線コンタクトホール
２３ ビット線コンタクトプラグ
２４ 層間絶縁膜
２５ ビット線コンタクトプラグ
２６ａ，２６ｂ 容量コンタクトホール
２７ａ，２７ｂ 分割領域
２８ａ，２８ｂ シリコンエピタキシャル層
２９ 保護絶縁膜
３０ 層間絶縁膜
３１ フォトレジスト
３２ ビット線コンタクトホール
３３ ビット線
３４ ビット線キャップ絶縁膜
３５ サイドウォール絶縁膜
３６ 蓄積電極用導電膜
３６ａ，３６ｂ 蓄積電極
３７ フォトレジスト
３８ 容量絶縁膜
３９ 共通プレート電極
４０ｃ ストレージエリア
１００，２００ ＤＲＡＭメモリセル（半導体記憶装置）
ＢＬ ビット線
Ｍ 記憶素子
ＭＣ メモリセル
ＷＬ ワード線
１０ａ 半導体基板の表面（露出面）
１２ 活性領域
１３ パッド酸化膜
１４ フィールド窒化膜
１５ ゲートトレンチ
１６ フォトレジスト
１７ ゲート絶縁膜
１８ａ，１８ｂ ゲート電極（ワード線）
１９ ゲートキャップ絶縁膜
２０ 層間絶縁膜
２１ フォトレジスト
２２ ビット線コンタクトホール
２３ ビット線コンタクトプラグ
２４ 層間絶縁膜
２５ ビット線コンタクトプラグ
２６ａ，２６ｂ 容量コンタクトホール
２７ａ，２７ｂ 分割領域
２８ａ，２８ｂ シリコンエピタキシャル層
２９ 保護絶縁膜
３０ 層間絶縁膜
３１ フォトレジスト
３２ ビット線コンタクトホール
３３ ビット線
３４ ビット線キャップ絶縁膜
３５ サイドウォール絶縁膜
３６ 蓄積電極用導電膜
３６ａ，３６ｂ 蓄積電極
３７ フォトレジスト
３８ 容量絶縁膜
３９ 共通プレート電極
４０ｃ ストレージエリア
１００，２００ ＤＲＡＭメモリセル（半導体記憶装置）
ＢＬ ビット線
Ｍ 記憶素子
ＭＣ メモリセル
ＷＬ ワード線
Claims (17)
- 互いに対向する第１及び第２の側面と底面とを有するゲートトレンチが形成され、前記ゲートトレンチを介して両側に位置する第１及び第２の拡散層と、前記ゲートトレンチの前記底面に形成された第３の拡散層とを有する活性領域と、
前記第１及び第２の拡散層にそれぞれ電気的に接続された第１及び第２の記憶素子と、
前記第３の拡散層に電気的に接続されたビット線と、
第１のゲート絶縁膜を介して前記ゲートトレンチの前記第１の側面を覆い、前記第１の拡散層と前記第３の拡散層との間にチャネルを形成する第１のゲート電極と、
第２のゲート絶縁膜を介して前記ゲートトレンチの前記第２の側面を覆い、前記第２の拡散層と前記第３の拡散層との間にチャネルを形成する第２のゲート電極と、を備えることを特徴とする半導体記憶装置。 - 前記ビット線上に設けられ、第１及び第２の側面を有するビット線キャップ絶縁膜をさらに備え、
前記第１の記憶素子は、前記ビット線キャップ絶縁膜の前記第１の側面を覆って設けられており、
前記第２の記憶素子は、前記ビット線キャップ絶縁膜の前記第２の側面を覆って設けられている、ことを特徴とする請求項１に記載の半導体記憶装置。 - 前記第１及び第２の記憶素子は、それぞれ前記第１及び第２の拡散層に電気的に接続された第１及び第２の蓄積電極と、容量絶縁膜を介して前記第１及び第２の蓄積電極を覆うプレート電極によって構成されるセルキャパシタであることを特徴とする請求項１又は２に記載の半導体記憶装置。
- 前記第１及び第２の蓄積電極の上面は前記ビット線キャップ絶縁膜の上面よりも高いことを特徴とする請求項３に記載の半導体記憶装置。
- 前記第３の拡散層と前記ビット線とを接続するビット線コンタクトプラグと、前記ビット線コンタクトプラグと前記第１及び第２のゲート電極とを絶縁するゲートキャップ絶縁膜をさらに備え、前記ゲートキャップ絶縁膜の少なくとも一部は前記ゲートトレンチ内に設けられていることを特徴とする請求項１乃至４のいずれか一項に記載の半導体記憶装置。
- 前記ゲートトレンチの配列ピッチ及び前記ビット線の配列ピッチが２Ｆ（Ｆは最小加工寸法）であるとき、
最小記憶単位が占有する平面積が２Ｆ２以下であることを特徴とする請求項１乃至５のいずれか一項に記載の半導体記憶装置。 - 第１の方向に延在し、互いに対向する第１及び第２の側面と底面とを有する複数のゲートトレンチが設けられた半導体基板と、
前記第１の方向と交差する第２の方向に延在する複数のビット線と、
前記複数のゲートトレンチの前記第１の側面に沿ってそれぞれ設けられた複数の第１のワード線と、
前記複数のゲートトレンチの前記第２の側面に沿ってそれぞれ設けられた複数の第２のワード線と、
前記ゲートトレンチと前記ビット線の各交点における前記半導体基板に設けられ、中央部を前記ゲートトレンチが横切る複数の活性領域と、
前記複数の拡散層にそれぞれ設けられ、前記ゲートトレンチを介して両側に位置する第１及び第２の拡散層と、
前記複数の拡散層にそれぞれ設けられ、前記ゲートトレンチの前記底面に設けられるとともに対応する前記ビット線に電気的に接続された第３の拡散層と、
前記第１及び第２の拡散層にそれぞれ電気的に接続された第１及び第２の記憶素子と、を備え、
前記第１のワード線のいずれかを活性化させることによって、対応する前記第１の記憶素子と前記ビット線とが電気的に接続され、
前記第２のワード線のいずれかを活性化させることによって、対応する前記第２の記憶素子と前記ビット線とが電気的に接続されることを特徴とする半導体記憶装置。 - 所定の活性領域に接続された前記第１の記憶素子と、前記所定の活性領域に対して前記第２の方向に隣接する別の活性領域に接続された前記第２の記憶素子とは、前記第２の方向における位置が一致していることを特徴とする請求項７に記載の半導体記憶装置。
- 前記ゲートトレンチの配列ピッチ及び前記ビット線の配列ピッチがいずれも２Ｆ（Ｆは最小加工寸法）であることを特徴とする請求項７又は８に記載の半導体記憶装置。
- 前記複数のビット線上にそれぞれ設けられ、第１及び第２の側面を有する複数のビット線キャップ絶縁膜をさらに備え、
前記第１の記憶素子は、対応する前記ビット線キャップ絶縁膜の前記第１の側面を覆って設けられており、
前記第２の記憶素子は、対応する前記ビット線キャップ絶縁膜の前記第２の側面を覆って設けられている、ことを特徴とする請求項７乃至９のいずれか一項に記載の半導体記憶装置。 - 素子分離領域によって区画された活性領域を半導体基板上に形成する工程と、
前記活性領域を横断するゲートトレンチを前記半導体基板に形成する工程と、
前記活性領域に設けられた前記ゲートトレンチの両側面に、ゲート絶縁膜を介して第１及び第２のゲート電極をそれぞれ形成する工程と、
前記ゲートトレンチを介して両側に位置する前記活性領域内に第１及び第２の拡散層をそれぞれ形成する工程と、
前記活性領域に設けられた前記ゲートトレンチの底面に第３の拡散層を形成する工程と、
前記第３の拡散層と電気的に接続されるビット線を形成する工程と、
前記第１及び第２の拡散層にそれぞれ電気的に接続される第１及び第２の記憶素子を形成する工程と、を備えることを特徴とする半導体記憶装置の製造方法。 - 前記第１及び第２のゲート電極を形成する工程は、前記ゲートトレンチ内にゲート電極用導電膜を形成する第１の工程と、前記ゲート電極用導電膜をエッチバックすることにより前記ゲート電極用導電膜からなる前記第１及び第２のゲート電極を前記ゲートトレンチの両側面に残す第２の工程とを含むことを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
- 前記第２の工程を行った後、前記第１及び第２のゲート電極を覆うゲートキャップ絶縁膜を形成する第３の工程と、前記ゲートキャップ絶縁膜をエッチングすることにより、前記活性領域に設けられた前記ゲートトレンチの前記底面を露出させる第４の工程とをさらに備えることを特徴とする請求項１２に記載の半導体記憶装置の製造方法。
- 前記第４の工程を行った後、前記ゲートトレンチの前記底面と接するビット線コンタクトプラグを形成する第５の工程をさらに備え、
前記ビット線を形成する工程は、前記ビット線コンタクトプラグと接するよう、前記ゲートトレンチの上方に前記ビット線を形成する工程であることを特徴とする請求項１３に記載の半導体記憶装置の製造方法。 - 前記ビット線を形成する工程を行った後、前記ビット線を覆うビット線キャップ絶縁膜を形成する第６工程と、前記ビット線及び前記ビット線キャップ絶縁膜の側面を覆うサイドウォール絶縁膜を形成する第７の工程とをさらに備え、
前記第１及び第２の記憶素子を形成する工程は、前記サイドウォール絶縁膜を覆うように前記第１及び第２の記憶素子を形成する工程であることを特徴とする請求項１１乃至１４のいずれか一項に記載の半導体記憶装置の製造方法。 - 前記第１及び第２の記憶素子を形成する工程は、前記サイドウォール絶縁膜を覆う蓄積電極を形成する第８の工程と、前記蓄積電極をパターニングすることによって、前記第１の記憶素子用の蓄積電極と前記第２の記憶素子用の蓄積電極に分離する第９の工程とを含むことを特徴とする請求項１５に記載の半導体記憶装置の製造方法。
- 前記第１及び第２の記憶素子を形成する工程は、前記蓄積電極を覆う容量絶縁膜を形成する第１０の工程と、前記容量絶縁膜を介して前記蓄積電極を覆うプレート電極を形成する第１１の工程とをさらに含むことを特徴とする請求項１６に記載の半導体記憶装置の製造方法。
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