JP5693809B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は半導体装置及びその製造方法に関し、特に、トランジスタのソース領域に接続されるコンタクト電極とドレイン領域に接続されるコンタクト電極との短絡が防止された半導体装置及びその製造方法に関する。

半導体装置を構成するシリコン基板上には多数のトランジスタが形成され、そのソース領域及びドレイン領域は、種々のコンタクト電極を介して上層の配線や素子に接続される。例えば、代表的な半導体装置の一つであるＤＲＡＭ（Dynamic Random Access Memory）においては、セルトランジスタのソース領域及びドレイン領域の一方がビット線に接続され、他方がメモリ素子であるセルキャパシタに接続される（特許文献１参照）。

図１４は、ＤＲＡＭのメモリセルの一般的な構造を示す略断面図である。

図１４に示すように、ＤＲＡＭのメモリセルは、セルトランジスタ１０とセルキャパシタ２０によって構成されている。セルトランジスタ１０は、一方がソース領域、他方がドレイン領域となる拡散層領域１１，１２を有しており、しきい値を越える電圧がゲート電極１３に印加されると、これら拡散層領域１１，１２が導通状態となる。セルキャパシタ２０は、下部電極２１及び上部電極２２と、これらの間に設けられた容量絶縁膜２３とを備えており、記憶すべきデータに基づいて電荷を保持する。

拡散層領域１１は、セルコンタクト３１及びビットコンタクト３２を介してビット線３０に接続されている。一方、拡散層領域１２は、セルコンタクト４１及び容量コンタクト４２を介してセルキャパシタ２０の下部電極２１に接続されている。

図１４に示すように、セルコンタクト３１，４１は、いずれも層間絶縁膜５１に埋め込まれたコンタクト電極である。層間絶縁膜５１の上層には層間絶縁膜５２が設けられており、ビットコンタクト３２は層間絶縁膜５２に埋め込まれている。さらに、層間絶縁膜５２の上層には層間絶縁膜５３が設けられており、ビット線３０は層間絶縁膜５３に埋め込まれている。容量コンタクト４２は、層間絶縁膜５２，５３を貫通して設けられている。
特開２００７−２８７７９４号公報

図１４に示すメモリセルの製造工程においては、セルトランジスタ１０を形成した後、セルキャパシタ２０を形成するまでの間に、セルコンタクト３１，４１、ビットコンタクト３２、ビット線２０及び容量コンタクト４２がこの順に形成される。これらの各工程はそれぞれ別個に行われることから、工程間においてはアライメントのズレが不可避的に生じてしまう。このため、図１４に示すメモリセルの製造工程においては、特に、容量コンタクト４２の形成においてビットコンタクト３２に対するマージンが不足し、場合によっては両者が接触するというおそれがあった。

このような問題が生じるのは、ビットコンタクト３２の径が上部ほど大きくなることから、高集積化が進むと、ビットコンタクト３２の上部と容量コンタクト４２との距離が非常に狭くなるからである。

以上、ＤＲＡＭのメモリセルを例に従来の問題を説明したが、他の半導体装置においても同様に生じうる問題である。

したがって、本発明の目的は、ソース領域に接続されるコンタクト電極とドレイン領域に接続されるコンタクト電極との短絡が防止された半導体装置及びその製造方法を提供することである。

また、本発明の他の目的は、メモリセルに含まれるメモリ素子用コンタクト（例えば容量コンタクト）の形成マージンを拡大することによって、ビットコンタクトとメモリ素子用コンタクトとの接触が防止された半導体装置及びその製造方法を提供することである。

本発明による半導体装置は、ソース領域及びドレイン領域を有するトランジスタと、第１の層間絶縁膜に埋め込まれ、ソース領域及びドレイン領域にそれぞれ電気的に接続された第１及び第２のコンタクト電極と、第１の層間絶縁膜の上層に位置する第２の層間絶縁膜に埋め込まれ、第１のコンタクト電極と電気的に接続された第３のコンタクト電極と、第２の層間絶縁膜の上層に位置する第３の層間絶縁膜に埋め込まれ、第３のコンタクト電極と電気的に接続された配線パターンと、少なくとも第２及び第３の層間絶縁膜に埋め込まれ、第２のコンタクト電極と電気的に接続された第４のコンタクト電極とを備え、配線パターンの延在方向に沿った配線パターンの側面は、配線パターンの延在方向に沿った第３のコンタクト電極の側面と一致していることを特徴とする。

本発明の一側面によるによる半導体装置の製造方法は、半導体基板にソース領域及びドレイン領域を形成する工程と、ソース領域及びドレイン領域を覆う第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜を貫通して設けられ、それぞれソース領域及びドレイン領域の一方及び他方に電気的に接続された第１及び第２のコンタクト電極を形成する工程と、第１及び第２のコンタクト電極を覆う第２の層間絶縁膜を形成する工程と、第２の層間絶縁膜を貫通して設けられ、第１のコンタクト電極と電気的に接続された第３のコンタクト電極を形成する工程と、第３のコンタクト電極と電気的に接続されるよう、第２の層間絶縁膜上に導電性材料を形成する工程と、マスクを用いて導電性材料をパターニングすることにより、第１の方向に延在する配線パターンを形成する工程と、前記マスクと同じマスクを用いて第３のコンタクト電極をエッチングすることにより、配線パターンに覆われていない部分の第３のコンタクト電極を除去する工程と、配線パターンを覆う第３の層間絶縁膜を形成する工程と、第２及び第３の層間絶縁膜を貫通して設けられ、第２のコンタクト電極と電気的に接続された第４のコンタクト電極を形成する工程とを備えることを特徴とする。

本発明の他の側面によるによる半導体装置の製造方法は、ゲート電極を共有する第１及び第２のトランジスタを形成する工程と、第１及び第２のトランジスタを覆う第１の層間絶縁膜を形成する工程と、第１の層間絶縁膜を貫通して設けられ、それぞれ第１のトランジスタのソース領域及びドレイン領域に接続された第１及び第２のセルコンタクト並びにそれぞれ第２のトランジスタのソース領域及びドレイン領域に接続された第３及び第４のセルコンタクトとを形成する工程と、第１乃至第４のセルコンタクトを覆う第２の層間絶縁膜を形成する工程と、ゲート電極に沿って延在するライン状の開口を第２の層間絶縁膜に形成することにより、第１及び第３のセルコンタクトを露出させる工程と、開口内に第１の導電性材料を埋め込む工程と、第１の導電性材料と電気的に接続されるよう、第２の層間絶縁膜上に第２の導電性材料を形成する工程と、マスクを用いて第２の導電性材料をパターニングすることにより、それぞれ第１及び第３のセルコンタクト上を通過する第１及び第２のビット線を形成する工程と、前記マスクと同じマスクを用いて第１の導電性材料をエッチングすることにより、第１及び第２のビット線の下部記第１の導電性材料からなる第１及び第２のビットコンタクトを形成する工程と、第１及び第２のビット線を覆う第３の層間絶縁膜を形成する工程と、第２及び第３の層間絶縁膜を貫通して設けられ、第２及び第４のセルコンタクトと電気的にそれぞれ接続された第１及び第２のメモリ素子用コンタクトを形成する工程と、第１及び第２のメモリ素子用コンタクトとそれぞれ電気的に接続された第１及び第２のメモリ素子を前記第３の層間絶縁膜上に形成する工程とを備えることを特徴とする。

本発明によれば、配線パターンの延在方向に沿った配線パターンの側面が第３のコンタクト電極の側面と一致していることから、第３のコンタクト電極と第４のコンタクト電極が直接短絡することがない。したがって、第４のコンタクト電極を形成する際には、配線パターンに対してマージンを確保すれば足ることから、第４のコンタクト電極の形成マージンを拡大することが可能となる。

このような構造は、上記のように、配線パターンをパターニングする際のマスクをそのまま用いて第３のコンタクト電極をエッチングすることにより、配線パターンに覆われていない部分の第３のコンタクト電極を除去することによって得られる。これによれば、第３のコンタクト電極が配線パターンに対して自己整合的に形成されることから、配線パターンと第３のコンタクト電極の側面を確実に一致させることが可能となる。

したがって、本発明をＤＲＡＭなどの半導体メモリに適用すれば、従来に比べて集積度を高めることが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体装置１００の構造を示す略断面図であり、ビット線１３０の延在方向に対してほぼ直角な断面を示している。本実施形態による半導体装置１００はＤＲＡＭであり、図１はそのメモリセル領域の一部を拡大して示している。

図１に示すように、本実施形態による半導体装置１００は、セルトランジスタ１１１，１１２と、セルキャパシタ１１３，１１４とを備えている。セルトランジスタ１１１，１１２は、半導体基板１０１に設けられた活性領域１０２に形成されている。活性領域１０２は、ＳＴＩ（Shallow Trench Isolation）領域１０３によって区画された領域である。また、セルキャパシタ１１３，１１４は、下部電極１１５及び上部電極１１６と、これらの間に設けられた容量絶縁膜１１７とを備えている。

活性領域１０２には３つの拡散層領域１２１〜１２３が形成されており、このうち中央に位置する拡散層領域１２１は、セルトランジスタ１１１，１１２にて共有される。つまり、セルトランジスタ１１１においては、拡散層領域１２１がソース領域及びドレイン領域の一方となり、拡散層領域１２２がソース領域及びドレイン領域の他方となる。同様に、セルトランジスタ１１２においては、拡散層領域１２１がソース領域及びドレイン領域の一方となり、拡散層領域１２３がソース領域及びドレイン領域の他方となる。

特に限定されるものではないが、本実施形態においてはセルトランジスタ１１１，１１２がトレンチゲート型のＭＯＳトランジスタによって構成されている。つまり、活性領域１０２に２つのゲートトレンチ１０４が形成されており、ゲート電極１０５の一部がゲート絶縁膜１０６を介してゲートトレンチ１０４の内部に埋め込まれた構造を有している。かかる構造によりチャネル長が拡大されるため、微細化に伴う短チャネル効果を抑制することが可能となる。

ゲート電極１０５は、ポリシリコン層１０５ａと、ポリシリコンよりも電気抵抗の低い低抵抗層１０５ｂからなる積層構造を有している。低抵抗層１０５ｂの材料については、高融点金属、高融点金属シリサイド、高融点金属の窒化物又はこれらの積層体などを用いることができる。低抵抗層１０５ｂの上部はゲートキャップ１０５ｃで覆われており、低抵抗層１０５ｂ及びゲートキャップ１０５ｃの側面はサイドウォール１０５ｄで覆われている。図１に示すように、ＳＴＩ領域１０３の上部には、上述したゲート電極１０５と同様の構造を有するダミーゲート電極１０５ｘが設けられている。

図１に示すように、拡散層領域１２１は、セルコンタクト１３１及びビットコンタクト１３２を介してビット線１３０に接続されている。一方、拡散層領域１２２，１２３は、セルコンタクト１４１及び容量コンタクト１４２を介して、それぞれセルキャパシタ１１３，１１４の下部電極１１５に接続されている。特に限定されるものではないが、本実施形態においては、拡散層領域１２１〜１２３とセルコンタクト１３１，１４１との間にエピタキシャル層１２４が形成されている。

セルコンタクト１３１，１４１は、いずれも層間絶縁膜１５１に埋め込まれたコンタクト電極である。セルコンタクト１３１，１４１は例えばポリシリコンからなり、サイドウォール１０５ｄ，１０７を用いた自己整合的なエッチングによって形成されたコンタクトホール１３１ａ，１４１ａ内に埋め込まれている。

層間絶縁膜１５１の上層には層間絶縁膜１５２が設けられており、ビットコンタクト１３２は層間絶縁膜１５２に埋め込まれている。ビットコンタクト１３２は、例えばタングステン（Ｗ）などの高融点金属からなる。さらに、層間絶縁膜１５２の上層には層間絶縁膜１５３が設けられており、ビット線１３０は層間絶縁膜１５３に埋め込まれている。ビット線１３０は、例えばタングステン（Ｗ）などの高融点金属からなる。ビット線１３０とビットコンタクト１３２とは同じ導電材料を用いることが好ましい。但し、ビットコンタクト１３２が多層構造を有している場合には、ビットコンタクト１３２を構成する多層膜の少なくとも最上層の材料が、ビット線１３０と同じ材料であることが好ましい。

容量コンタクト１４２は、層間絶縁膜１５２，１５３を貫通して設けられている。容量コンタクト１４２は例えばポリシリコンからなり、ビット線１３０及びビットコンタクト１３２と接触しないように形成されたコンタクトホール１４２ａ内に形成されている。

上述の通り、図１はビット線１３０の延在方向に対してほぼ直角な断面を示している。このため、図１に示すビット線１３０及びビットコンタクト１３２の側面１３０ａ，１３２ａは、ビット線１３０の延在方向に沿った側面である。図１に示すように、これら側面１３０ａ，１３２ａは平面的に見て、つまり、半導体基板１０１の主面に対して垂直な方向から見て一致している。換言すれば、側面１３０ａ，１３２ａは同一平面を構成している。このため、ビット線１３０の延在方向に対してほぼ直角な方向におけるビットコンタクト１３２の幅は、ビット線１３０の幅と一致し、ビットコンタクト１３２の上面はビット線１３０によって完全に覆われる。

詳細については後述するが、このような構造は、ビット線１３０をパターニングする際に、オーバーエッチングを行うことによって得ることができる。つまり、ビット線１３０に対してビットコンタクト１３２を自己整合的にパターニングすることによって得られる。

かかる構造により、少なくともビット線１３０と接触しないように容量コンタクト１４２を形成すれば、容量コンタクト１４２とビットコンタクト１３２とが直接接触することがなくなる。つまり、容量コンタクト１４２の形成において、ビットコンタクト１３２との接触を考慮する必要がなくなるため、従来に比べて容量コンタクト１４２の形成マージンを拡大することが可能となる。

次に、本実施形態による半導体装置１００の製造方法について説明する。

図２〜図１２は、本実施形態による半導体装置１００の製造方法を説明するための工程図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。

まず、図２に示すように、半導体基板１０１上にＳＴＩ（Shallow Trench Isolation）領域１０３を形成し、これにより複数の活性領域１０２を形成する。活性領域１０２は、平面的に見て所定の長さを有する略帯状の形状を有している。活性領域１０２の長手方向は、後述するワード線の延在方向をＸ方向、Ｘ方向と直交する方向をＹ方向とした場合、Ｙ方向に対して僅かに傾いた所定の角度（例えば約１８度）を有するＡ方向に沿って形成されている。ＳＴＩ領域１０３は、半導体基板１０１に形成されたトレンチに酸化シリコンなどの絶縁材料を埋め込むことによって形成される。

図２に示すように、活性領域１０２は、下部における径が相対的に大きく、上部における径が相対的に小さい階段形状を有している。このような形状を得るためには、ＳＴＩ領域１０３を形成するためのトレンチを２段階のエッチングにより形成すればよい。特に限定されるものではないが、活性領域１０２の下部及び上部の高さについてはいずれも約１００ｎｍに設定し、下部と上部の境界部分に形成される段差１０２ｓの幅を約１５ｎｍに設定することが好ましい。

次に、図３に示すように、Ｘ方向に沿ってゲートトレンチ１０４を形成する。ゲートトレンチ１０４は１つの活性領域１０２に対して２本形成され、これにより、活性領域１０２は、３つの領域１０２ａ〜１０２ｃに分離される。ゲートトレンチ１０４の深さは、少なくとも段差１０２ｓよりも深く形成される。これにより、ゲートトレンチ１０４が形成された部分においては、活性領域１０２の上部が全て除去され、活性領域１０２の下部がフィン状領域１０２ｆとなる。活性領域１０２のサイズが上述の通りである場合、ゲートトレンチ１０４の深さは、約１５０ｎｍに設定することが好ましい。この場合、フィン状領域１０２ｆの高さは約５０ｎｍとなり、幅は約１５ｎｍとなる。

次に、図４に示すように、ゲート電極１０５を形成する。ゲート電極１０５の形成においては、まずゲートトレンチ１０４の内壁にゲート絶縁膜１０６を形成し、その後、全面にポリシリコン層１０５ａを形成することによってゲートトレンチ１０４を完全に埋め込む。さらに、ポリシリコン層１０５ａの上部に低抵抗層１０５ｂを形成する。上述の通り、低抵抗層１０５ｂの材料については、高融点金属、高融点金属シリサイド、高融点金属の窒化物又はこれらの積層体などを用いることができる。次に、低抵抗層１０５ｂの上部にシリコン窒化膜からなるゲートキャップ１０５ｃを形成し、これを用いて低抵抗層１０５ｂをパターニングする。さらに、全面にシリコン窒化膜を形成した後、これをエッチバックすることによって、低抵抗層１０５ｂ及びゲートキャップ１０５ｃの側面にサイドウォール１０５ｄを形成する。そして、ゲートキャップ１０５ｃ及びサイドウォール１０５ｄをマスクとしてポリシリコン層１０５ａをパターニングすることにより、ゲート電極１０５が形成される。

尚、ゲート電極１０５の形成工程においては、ゲートトレンチ１０４の形成されていないＳＴＩ領域１０３上にもダミーゲート電極１０５ｘが形成される。ダミーゲート電極１０５ｘは、ゲート電極の形成密度を一定にするために形成される。

次に、図５に示すように、全面にシリコン窒化膜を形成した後、これをエッチバックすることによって、ゲート電極１０５及びダミーゲート電極１０５ｘの側面にサイドウォール１０７を形成する。次に、図６に示すように、活性領域１０２の露出部分にエピタキシャル層１２４を形成する。エピタキシャル層１２４は、垂直方向のみならず水平方向にも成長することから、Ｘ方向に隣接するエピタキシャル層１２４同士が短絡しないような条件で形成する必要がある。

次に、イオン注入を行うことによってエピタキシャル層１２４にドーパントを導入し、これを拡散させる。これによって、活性領域１０２を構成する３つの領域１０２ａ〜１０２ｃにそれぞれ拡散層領域１２１〜１２３が形成される。

次に、図７に示すように、ウェットエッチングによってサイドウォール１０７の膜厚を薄くした後、層間絶縁膜１５１として用いるＢＰＳＧ（Boro-Phospho Silicate Glass）からエピタキシャル層１２４への不純物拡散防止のため、膜厚１０ｎｍ程度のシリコン窒化膜（図示せず）を形成する。その後、図８に示すように、ゲート電極間をＢＰＳＧからなる層間絶縁膜１５１で埋め込む。さらに、層間絶縁膜１５１にコンタクトホール１３１ａ，１４１ａを形成することによってエピタキシャル層１２４を露出させた後、ＤＯＰＯＳ（Doped Poly-Silicon）等の導電性材料によってコンタクトホール１３１ａ，１４１ａを埋め込むことにより、セルコンタクト１３１，１４１を形成する。コンタクトホール１３１ａ，１４１ａは、レジストマスクを用いたフォトリソグラフィ及びエッチングにより形成することができる。また、セルコンタクト１３１，１４１は、コンタクトホール１３１ａ，１４１ａの内部を含む基板全面にＤＯＰＯＳを堆積した後、ＣＭＰ法により研磨して、ＤＯＰＯＳをコンタクトホール１３１ａ，１４１ａの内部にのみ残すことにより形成される。

次に、図９に示すように、シリコン酸化膜からなる層間絶縁膜１５２を全面に形成した後、セルコンタクト１３１に対応する領域が露出するよう、Ｘ方向に延在するライン状の開口１５２ａを層間絶縁膜１５２に形成する。これにより、セルコンタクト１４１については層間絶縁膜１５２によって覆われ、セルコンタクト１３１については露出した状態となる。開口１５２ａはＸ方向に延在するライン形状を有していることから、Ｘ方向に並んだ複数のセルコンタクト１３１は、同じ開口１５２ａによって露出されることになる。開口１５２ａのＹ方向における幅は、その後形成されるビット線１３０のＸ方向における幅よりも大きく設定され、好ましくは２倍以上、より好ましくは３倍程度に設定される。一例として、ビット線１３０の幅を３８ｎｍに設定する場合、開口１５２ａの幅を１２０ｎｍ程度に設定すればよい。

次に、図１０に示すように、タングステン（Ｗ）などの高融点金属からなる導電性材料を全面に形成した後、ＣＭＰ法により研磨することによって高融点金属を開口１５２ａの内部にのみ残す。これにより、開口１５２ａの内部にビットコンタクト１３２が形成される。上述の通り、開口１５２ａはライン状であることから、この段階では、Ｘ方向に並んだ複数のセルコンタクト１３１がライン状のビットコンタクト１３２によって短絡された状態となる。

次に、図１１に示すように、タングステン（Ｗ）などの高融点金属からなる導電性材料を全面に形成した後、シリコン窒化膜からなるマスク１３９を用いたパターニングを行うことにより、ビット線１３０を形成する。ビット線１３０は、ビットコンタクト１３２上を通過し、且つ、セルコンタクト１４１の上方を避けるように蛇行して配線される。

ビット線１３０のパターニングにおいては、オーバーエッチングを行うことより、露出しているビットコンタクト１３２についても全て除去する。つまり、ビット線１３０のパターニングに用いるマスク１３９と同じマスクを用いて、ビットコンタクト１３２を連続的にパターニングする。これにより、ビットコンタクト１３２はビット線１３０の下部にのみ残存し、隣接するビットコンタクト１３２が電気的に分離される。このような連続的なパターニングは、ビット線１３０とビットコンタクト１３２とを同じ導電材料によって構成することにより、容易に行うことが可能となる。

これにより、ビットコンタクト１３２のＸ方向における幅はビット線１３０の幅（例えば３８ｎｍ）と一致し、Ｙ方向における幅は開口１５２ａの幅（例えば１２０ｎｍ）と一致する。これにより、ビットコンタクト１３２は、Ｘ方向における幅がＹ方向における幅よりも十分に大きくなることから、ビットコンタクト１３２とセルコンタクト１３１との接触面積が十分に確保され、界面における電気抵抗を低減させることが可能となる。

次に、図１２に示すように、全面にシリコン窒化膜を形成した後、これをエッチバックすることによって、ビット線１３０の側面にサイドウォール１０８を形成する。次に、図１に示すように、ＢＰＳＧなどからなる厚い層間絶縁膜１５３を形成した後、容量コンタクト１４２用のコンタクトホール１４２ａを形成し、これをＤＯＰＯＳ等の導電性材料で埋め込むことによって容量コンタクト１４２を形成する。

このとき、従来の製造方法では、コンタクトホール１４２ａを形成する際、ビット線１３０及びビットコンタクト１３２の両方に対してマージンを確保する必要がある。これに対し、本実施形態による製造方法によれば、ビットコンタクト１３２がビット線１３０に対して自己整合的に形成されていることから、容量コンタクト１４２とビットコンタクト１３２が直接短絡することがない。したがって、コンタクトホール１４２ａを形成する際には、ビット線１３０に対してマージンを確保すれば足る。つまり、容量コンタクト１４２の形成マージンを拡大することが可能となる。

その後は、図１に示すように、容量コンタクト１４２の上部にメモリ素子であるセルキャパシタ１１３，１１４を形成すれば、本実施形態による半導体装置１００が完成する。

以上説明したように、本実施形態によれば、ビット線１３０のパターニングに用いるマスク１３９と同じマスクを用いて、ビットコンタクト１３２を連続的にパターニングしていることから、ビット線１３０に覆われない部分のビットコンタクト１３２が全て除去される。これにより、ビットコンタクト１３２の上面は全てビット線１３０によって覆われた状態となることから、アライメントのズレが生じたとしても、ビットコンタクト１３２と容量コンタクト１４２とが直接短絡することがない。これにより、容量コンタクト１４２の形成マージンが拡大されることから、いっそうの微細化を実現することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態では、ビットコンタクト１３２を形成するための開口１５２ａがＸ方向に延在するライン状であるが、本発明がこれに限定されるものではなく、図１３に示すように、セルコンタクト１３１を個々に露出させるものであっても構わない。但し、微細化が進行すると、セルコンタクト１３１を個々に露出させる開口を正しい位置に正しい形状で形成することが困難となることから、上記実施形態のように開口１５２ａをライン状に延在する形状とすることが好ましい。

また、上記実施形態では、本発明をＤＲＡＭのメモリセルに適用した場合を例に説明したが、本発明の対象がこれに限定されるものではなく、ＰＲＡＭ、ＲＲＡＭなど他の種類の半導体メモリに適用することも可能であるし、プロセッサなどのロジック系の半導体装置に適用することも可能である。例えば、本発明をＰＲＡＭに適用する場合には、図１に示すセルキャパシタの代わりに相変化メモリ素子を用いればよい。

また、上記実施形態では、トレンチゲート型のトランジスタを用いた場合を例に説明したが、本発明において用いるトランジスタの構成については特に限定されるものではない。したがって、一般的なプレーナ型のトランジスタであっても構わないし、フィン状又はピラー状のシリコンを用いた３次元型のトランジスタであっても構わない。

また、上記実施形態では、セルコンタクト１３１，１４１及び容量コンタクト１４２の材料としてＤＯＰＯＳを用いているが、これに代えてタングステン（Ｗ）等の高融点金属を用いても構わない。セルコンタクト１３１，１４１の材料としてタングステン（Ｗ）等の高融点金属を用いる場合には、下層のエピタキシャル層１２４を露出させた後、エピタキシャル層１２４の表面に金属シリサイド膜、窒化チタンからなるバリヤ膜を積層形成する。その後、タングステン（Ｗ）でコンタクトホール１３１ａ，１４１ａを埋め込むことにより、セルコンタクト１３１，１４１を形成する。セルコンタクト１３１，１４１の材料としてタングステン（Ｗ）等の高融点金属を用いれば、セルコンタクト１３１，１４１の電気抵抗が低減されることから、本発明をＤＲＡＭのメモリセルに適用した場合、ＤＲＡＭ動作の信頼性向上及び高速化を図ることが可能となる。

本発明の好ましい実施形態による半導体装置１００の構造を示す略断面図である。 半導体装置１００の一製造工程（ＳＴＩ領域１０３の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 半導体装置１００の一製造工程（ゲートトレンチ１０４の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 半導体装置１００の一製造工程（ゲート電極１０５の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 半導体装置１００の一製造工程（サイドウォール１０７の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 半導体装置１００の一製造工程（エピタキシャル層１２４の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 半導体装置１００の一製造工程（サイドウォール１０７のエッチング）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 半導体装置１００の一製造工程（セルコンタクト１３１，１４１の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 半導体装置１００の一製造工程（層間絶縁膜１５２及び開口１５２ａの形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 半導体装置１００の一製造工程（ビットコンタクト１３２の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 半導体装置１００の一製造工程（ビット線１３０の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 半導体装置１００の一製造工程（サイドウォール１０８の形成）を示す図であり、それぞれ（ａ）は略平面図、（ｂ）は（ａ）に示すＢ−Ｂ線に沿った略断面図、（ｃ）は（ａ）に示すＣ−Ｃ線に沿った略断面図である。 図９に示す工程の変形例を示す略平面図である。 ＤＲＡＭのメモリセルの一般的な構造を示す略断面図である。

符号の説明

１００ 半導体装置
１０１ 半導体基板
１０２ 活性領域
１０２ｆ フィン状領域
１０２ｓ 段差
１０３ ＳＴＩ領域
１０４ ゲートトレンチ
１０５ ゲート電極
１０５ａ ポリシリコン層
１０５ｂ 低抵抗層
１０５ｃ ゲートキャップ
１０５ｄ サイドウォール
１０５ｘ ダミーゲート電極
１０６ ゲート絶縁膜
１０７，１０８ サイドウォール
１１１，１１２ セルトランジスタ
１１３，１１４ セルキャパシタ
１１５ 下部電極
１１６ 上部電極
１１７ 容量絶縁膜
１２１〜１２３ 拡散層領域（ソース領域又はドレイン領域）
１２４ エピタキシャル層
１３０ ビット線
１３０ａ ビット線の側面
１３１，１４１ セルコンタクト
１３１ａ，１４１ａ コンタクトホール
１３２ ビットコンタクト
１３２ａ ビットコンタクトの側面
１３９ マスク
１４２ 容量コンタクト
１４２ａ コンタクトホール
１５１〜１５３ 層間絶縁膜
１５２ａ 開口

Claims (10)

1. ソース領域及びドレイン領域を有するトランジスタと、
   第１の層間絶縁膜に埋め込まれ、前記ソース領域及び前記ドレイン領域にそれぞれ電気的に接続された第１及び第２のコンタクト電極と、
   前記第１の層間絶縁膜の上層に位置する第２の層間絶縁膜に埋め込まれ、前記第１のコンタクト電極と電気的に接続された第３のコンタクト電極と、
   前記第２の層間絶縁膜の上層に位置する第３の層間絶縁膜に埋め込まれ、前記第３のコンタクト電極と電気的に接続された第１の方向である延在方向に延在する配線パターンと、
   少なくとも前記第２及び第３の層間絶縁膜に埋め込まれ、前記第２のコンタクト電極と電気的に接続された第４のコンタクト電極と、を備え、
   前記第２の層間絶縁膜は、前記第１の方向と交差する第２の方向に沿ったライン状の開口であって、前記配線パターンの前記第２の方向における幅よりも長い開口を有し、
   前記第３のコンタクト電極は、前記開口に埋め込まれており、
   前記第１の方向に沿った前記配線パターンの側面は、前記第１の方向に沿った前記第３のコンタクト電極の側面と一致していることを特徴とする半導体装置。
2. 前記第３のコンタクト電極の少なくとも一部は、前記配線パターンと同じ導電性材料によって構成されていることを特徴とする請求項１に記載の半導体装置。
3. 前記第１の方向における前記第３のコンタクト電極の幅は、前記第２の方向における前記第３のコンタクト電極の幅よりも大きいことを特徴とする請求項１又は２に記載の半導体装置。
4. 前記第３の層間絶縁膜の上層に設けられ、前記第４のコンタクト電極と電気的に接続されたメモリ素子をさらに備えることを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
5. 半導体基板にソース領域及びドレイン領域を形成する工程と、
   前記ソース領域及び前記ドレイン領域を覆う第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜を貫通して設けられ、それぞれ前記ソース領域及び前記ドレイン領域の一方及び他方に電気的に接続された第１及び第２のコンタクト電極を形成する工程と、
   前記第１及び第２のコンタクト電極を覆う第２の層間絶縁膜を形成する工程と、
   前記第２の層間絶縁膜を貫通して設けられ、前記第１のコンタクト電極と電気的に接続された第３のコンタクト電極を形成する工程と、
   前記第３のコンタクト電極と電気的に接続されるよう、前記第２の層間絶縁膜上に導電性材料を形成する工程と、
   マスクを用いて前記導電性材料をパターニングすることにより、第１の方向に延在する配線パターンを形成する工程と、
   前記マスクと同じマスクを用いて前記第３のコンタクト電極をエッチングすることにより、前記配線パターンに覆われていない部分の前記第３のコンタクト電極を除去する工程と、
   前記配線パターンを覆う第３の層間絶縁膜を形成する工程と、
   前記第２及び第３の層間絶縁膜を貫通して設けられ、前記第２のコンタクト電極と電気的に接続された第４のコンタクト電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法。
6. 前記第３のコンタクト電極を形成する工程は、前記第１の方向と交差する第２の方向に延在するライン状の開口を前記第２の層間絶縁膜に形成する工程と、前記開口内に第３のコンタクト電極を埋め込む工程とを含むことを特徴とする請求項５に記載の半導体装置の製造方法。
7. 前記第４のコンタクト電極と電気的に接続されたメモリ素子を前記第３の層間絶縁膜上に形成する工程をさらに備えることを特徴とする請求項５又は６に記載の半導体装置の製造方法。
8. ゲート電極を共有する第１及び第２のトランジスタを形成する工程と、
   前記第１及び第２のトランジスタを覆う第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜を貫通して設けられ、それぞれ前記第１のトランジスタのソース領域及びドレイン領域に接続された第１及び第２のセルコンタクトと、それぞれ前記第２のトランジスタのソース領域及びドレイン領域に接続された第３及び第４のセルコンタクトとを形成する工程と、
   前記第１乃至第４のセルコンタクトを覆う第２の層間絶縁膜を形成する工程と、
   前記ゲート電極に沿って延在するライン状の開口を前記第２の層間絶縁膜に形成することにより、前記第１及び第３のセルコンタクトを露出させる工程と、
   前記開口内に第１の導電性材料を埋め込む工程と、
   前記第１の導電性材料と電気的に接続されるよう、前記第２の層間絶縁膜上に第２の導電性材料を形成する工程と、
   マスクを用いて前記第２の導電性材料をパターニングすることにより、それぞれ前記第１及び第３のセルコンタクト上を通過する第１及び第２のビット線を形成する工程と、
   前記マスクと同じマスクを用いて前記第１の導電性材料をエッチングすることにより、前記第１及び第２のビット線の下部に前記第１の導電性材料からなる第１及び第２のビットコンタクトを形成する工程と、
   前記第１及び第２のビット線を覆う第３の層間絶縁膜を形成する工程と、
   前記第２及び第３の層間絶縁膜を貫通して設けられ、前記第２及び第４のセルコンタクトと電気的にそれぞれ接続された第１及び第２のメモリ素子用コンタクトを形成する工程と、
   前記第１及び第２のメモリ素子用コンタクトとそれぞれ電気的に接続された第１及び第２のメモリ素子を前記第３の層間絶縁膜上に形成する工程と、を備えることを特徴とする半導体装置の製造方法。
9. 前記第１及び第２のビット線は、前記ゲート電極と交差するよう互いに平行に形成されることを特徴とする請求項８に記載の半導体装置の製造方法。
10. 前記第１及び第２のビット線は、前記第２及び第４のセルコンタクトの上方を避けるように、蛇行して形成されることを特徴とする請求項８又は９に記載の半導体装置の製造方法。

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