JP4552946B2 - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents
半導体記憶装置および半導体記憶装置の製造方法 Download PDFInfo
- Publication number
- JP4552946B2 JP4552946B2 JP2007022399A JP2007022399A JP4552946B2 JP 4552946 B2 JP4552946 B2 JP 4552946B2 JP 2007022399 A JP2007022399 A JP 2007022399A JP 2007022399 A JP2007022399 A JP 2007022399A JP 4552946 B2 JP4552946 B2 JP 4552946B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- capacitor
- insulating film
- contact plug
- interlayer insulating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 82
- 238000004519 manufacturing process Methods 0.000 title claims description 36
- 239000003990 capacitor Substances 0.000 claims description 138
- 239000011229 interlayer Substances 0.000 claims description 89
- 229910052710 silicon Inorganic materials 0.000 claims description 86
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 85
- 239000010703 silicon Substances 0.000 claims description 85
- 229910052751 metal Inorganic materials 0.000 claims description 72
- 239000002184 metal Substances 0.000 claims description 72
- 238000000034 method Methods 0.000 claims description 54
- 239000010410 layer Substances 0.000 claims description 42
- 239000012535 impurity Substances 0.000 claims description 40
- 229910021332 silicide Inorganic materials 0.000 claims description 32
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 32
- 239000000758 substrate Substances 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 15
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 238000005268 plasma chemical vapour deposition Methods 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000002230 thermal chemical vapour deposition Methods 0.000 claims description 3
- 208000024891 symptom Diseases 0.000 claims 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- 229910052814 silicon oxide Inorganic materials 0.000 description 26
- 230000015572 biosynthetic process Effects 0.000 description 16
- 238000001312 dry etching Methods 0.000 description 13
- 238000005530 etching Methods 0.000 description 11
- 238000002955 isolation Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 8
- 230000002093 peripheral effect Effects 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 239000005380 borophosphosilicate glass Substances 0.000 description 7
- 238000000206 photolithography Methods 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000005192 partition Methods 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 239000000460 chlorine Substances 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 2
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052801 chlorine Inorganic materials 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- -1 for example Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 238000010005 wet pre-treatment Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
- H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
- H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Description
図6に示すように、まず半導体基板101上に、素子分離領域102を形成し、この素子分離領域102によって区画されたトランジスタ形成領域に、ウェル形成およびチャネルドープ工程を行う(図示せず)。さらに、このトランジスタ形成領域に、ゲート絶縁膜103、シリコン膜104とW等の金属膜105からなるゲート電極106、n型拡散層からなるソース107及びドレイン108を有するトランジスタを形成する。
次に、リン等の不純物を含有する多結晶シリコン膜を、セルコンタクト孔110に充填するとともに第1の層間絶縁膜109上に堆積させる。そして、ドライエッチング技術によるエッチバックと化学的機械研磨(Chemical Mechanical Polishing 以下、CMPと言う)技術により、第1の層間絶縁膜109上の不純物含有多結晶シリコン膜を除去することにより、セルコンタクトプラグ111を形成する。
そして、フォトリソグラフィ技術とドライエッチング技術を用いて、第2の層間絶縁膜112および第1の層間絶縁膜109を貫通してゲート電極106に達するゲートコンタクト孔(図示せず)を形成する。このゲートコンタクト孔は、ゲート電極に電位を与えるためのゲートコンタクトプラグが形成されるものである。
また、第2の層間絶縁膜112を貫通して、セルコンタクトプラグ111の上端部に達するビットコンタクト孔113を形成する。
そして、この容量コンタクト孔117に、セルコンタクトプラグ111の場合と同様にして不純物含有多結晶シリコンを埋め込み、容量コンタクトプラグ119を形成する。
ここで、金属膜の下層としてTi膜を成膜した場合、容量コンタクトプラグ119のキャパシタ用深穴シリンダ118の底部に露出する表面に、SiとTiが反応することによって生成されるシリサイド層119aが形成される。このシリサイド層119aは低抵抗膜であり、これによりキャパシタ−容量コンタクトプラグ間の抵抗が低減する。
この構成によれば、下部金属電極の被覆状態が不良であっても、下部金属電極の下側に不純物含有シリコン膜が設けられていることにより、このシリコンと下部金属電極に含まれる金属とが反応し、電気抵抗の低いTiシリサイド層が広い面積で形成される。これにより、キャパシタ−容量コンタクトプラグ間の電気抵抗が小さく抑えられるので、高い歩留まりが得られ、また、信頼性に優れた半導体記憶装置を提供できる。
本発明においては、前記コンタクトプラグのシリコン膜および前記キャパシタのシリコン膜は、前記不純物を含有した多結晶シリコン膜であることが好ましい。
本発明において、前記不純物含有シリコン膜は、不純物含有多結晶シリコン膜であることが望ましい。この構成によれば、電気抵抗の低い容量コンタクトプラグを得ることができる。
この構成によれば、下部金属電極の被覆状態が不良であっても、下部金属電極の下側に不純物含有シリコン膜を設けていることにより、このシリコンと下部金属電極に含まれる金属とが反応し、電気抵抗の低いTiシリサイド層が広い面積で形成される。これにより、キャパシタ−容量コンタクトプラグ間の電気抵抗が小さく抑えられるので、信頼性に優れた半導体記憶装置を高い歩留まりで製造することができる。
本発明においては、前記下部金属電極を、650℃以上の雰囲気下で形成することが望ましい。この構成によれば、シリサイド層を十分に生成することができる。
図1は、本発明の半導体記憶装置の実施形態を示す縦断面図である。
この図において、半導体基板1は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
トランジスタ形成領域において、ゲート絶縁膜3は、半導体基板1表面に、例えば熱酸化などにより、シリコン酸化膜として形成されている。
ゲート電極6は多結晶シリコン膜4と金属膜5との多層膜により形成されており、多結晶シリコン膜4はCVD法での成膜時に不純物を含有させて形成するドープト多結晶シリコン膜を用いることができる。金属膜5はタングステン(W)や、タングステンシリサイド(WSi)などの高融点金属を用いることができる。
ゲート電極6の上に、すなわち金属膜5の上には窒化シリコン(SiN)等の絶縁膜7が形成され、ゲート電極6の側壁には窒化シリコンなどの絶縁膜によるサイドウォール8が形成されている。
本実施形態においては、絶縁分離領域2により囲まれている1つの活性領域に2ビットのメモリセルが配置されるセル構造に本発明を適用した場合の一例構造を示す。図1に示す絶縁分離領域2により囲まれている1つの活性領域に、活性領域の両端部と中央部に個々に不純物拡散層が配置され、本実施形態では中央部にドレイン10、その両端部側にソース9、9が形成され、ソース9とドレイン10の上にこれらに接触するように形成されているゲート絶縁膜3とその上に形成されているゲート電極6によりトランジスタの基本構造が形成されている。
この第1の層間絶縁膜11には、ソース9およびドレイン10が露出するように、セルコンタクト孔12が貫通して設けられている。このセルコンタクト孔12には、所定の不純物濃度の多結晶シリコン膜が充填されており、これによってセルコンタクトプラグ(コンタクトプラグ)13が形成されている。
第2の層間絶縁膜14には、セルコンタクトプラグ13の端面が露出するように、ビットコンタクト孔15が貫通して設けられている。このビットコンタクト孔15内には、導電性材料が充填されており、これによりビットコンタクトプラグ16が形成されている。
ビットコンタクトプラグ16の表面には、タングステン膜などの金属膜からなるビット配線層17が形成されている。すなわち、ビット配線層17は、ビットコンタクトプラグ16及びセルコンタクトプラグ13を介して、ドレイン電極の拡散層と接続されている。
第4の層間絶縁膜23には、容量コンタクトプラグ20の表面が露出される位置に、キャパシタ用深穴シリンダ(シリンダ孔)24が貫通して設けられている。キャパシタ用深穴シリンダ24の内底面と内周面には、不純物含有シリコン膜25および下部金属電極26がこの順で積層形成された下部電極27が設けられている。
以上のような半導体記憶装置では、下部金属電極26の被覆状態が不良であっても、下部金属電極26の下側に不純物含有シリコン膜25が設けられており、このシリコンと下部金属電極に含まれる金属とが反応し、電気抵抗の低いシリサイド層25aが広い面積で形成されるので、キャパシタ−容量コンタクトプラグ間の電気抵抗が小さく抑えられる。したがって、高い歩留まりが得られ、また、高い信頼性が得られる。
図2〜図5は、本発明の半導体記憶装置の製造方法を工程順に示す縦断面図である。
なお、第1のシリコン膜の不純物濃度は、1.0×1020〜4.5×1020atoms/cm3とする。また、第1のシリコン膜をCMP技術により除去した後の第1の層間絶縁膜11の上面と半導体基板1表面との距離は、約450nmとなる。
そして、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第2の層間絶縁膜14および第1の層間絶縁膜11を貫通してゲート電極6に達するゲートコンタクト孔(図示せず)を形成する。このゲートコンタクト孔は、ゲート電極6に電位を与えるためのゲートコンタクトプラグが形成されるものである。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。
また、フォトレジスト膜をマスクとして用い、ドライエッチング技術により、第2の層間絶縁膜14を貫通して、セルコンタクトプラグに達するビットコンタクト孔15を形成する。その後、ドライエッチング技術によりフォトレジスト膜を剥離する。
なお、第2のシリコン膜の不純物濃度も、1.0×1020〜4.5×1020atoms/cm3とする。また、第2のシリコン膜を除去する際に第3の層間絶縁膜18を削り込んでしまうため、最終的な第3の層間絶縁膜18の上面とビット線17の上面との距離は、200nm程度となる。
次に、図4に示すように、前処理後、CVD法により、キャパシタ用深穴シリンダ24の内底面24a、内側面24b及びシリンダ24間の隔壁部の上面を含む全面に、不純物を含有する多結晶シリコンやアモルファスシリコンよりなる第3のシリコン膜25を25〜35nm程度形成する。なお、第3のシリコン膜25中の不純物の好ましい濃度は、4.4×1020atoms/cm3程度である。
この下部金属電極26としては、例えばTi膜とTiN膜を、それぞれ高温プラズマCVD技術と熱CVD技術を用いて順に積層した積層膜を設ける。Ti膜とTiN膜の膜厚は、それぞれ10nm/20nm程度とする。Ti膜の成膜を、650℃程度の高温で行うと、Ti膜がインサイチュ(in-situ)に完全にシリサイド化し、第3のシリコン膜25と下部金属電極26との界面にシリサイド(TiSi2)と呼ばれる抵抗が低い膜が形成される。ここで、この製造方法では、Tiの被覆状態が悪くても、キャパシタ用深穴シリンダ24の内底面24aおよび内側面24bに、第3のシリコン膜25が形成されていることにより、Tiとシリコン膜との接触面積が広く、シリサイド層25aが広い面積で形成される。そのため、シリサイド層25aの形成不良が防止され、キャパシタ−容量コンタクト間の抵抗を低減することができる。なお、下部金属電極26を構成する金属系材料、下部金属電極26の膜厚および形成方法はこれに限るものではない。
ただし、本発明における良好なコンタクト特性を得るために、第3のシリコン膜25においては20〜40nm程度の膜厚とすることが望ましく、下部金属電極26のとくにTi膜においては10〜15nm程度の範囲とすることが望ましい。
第3のシリコン膜25の厚さが上記の範囲を大きく超えると、シリサイド層の生成には充分であるが、キャパシタ用としては容量低下の面で不向きとなり、第3のシリコン膜25の厚さが15nmを下回ると、シリサイド層の生成厚さが不足してコンタクト特性が低下する。下部金属電極26のTi膜においては、20nmを超えるとシリサイド層の過剰反応の面で望ましくなく、5nmを下回ると、シリサイド層の生成量が不足し、キャパシタ-容量コンタクト間の抵抗が増大する。
なお、ここでは前述の第3のシリコン膜25と下部金属電極26とを合わせて下部電極27と呼ぶ。
この第2の実施形態の半導体記憶装置において、第1の実施形態の構造と異なる点は、第3層間絶縁膜18の上に形成されているキャパシタ部分の構造(シリンダ部分の構造)である。
図11に示す如く第2の実施形態の半導体記憶装置において、第3の層間絶縁膜18の上に窒化膜21を介し形成されているシリコン酸化膜22Aが、先の第1の実施形態の構造において適用したシリコン酸化膜22(図5参照)の半分程度の高さに形成され、その内側に形成されている第3のシリコン膜25と下部金属電極26からなる下部電極27は第1の実施形態と同等の構造とされ、下部金属電極26の内側と第3のシリコン膜25の外側とそれに隣接するシリコン酸化膜22Aの上部22Bを順次覆うように容量絶縁膜51と上部電極52とが積層され、これらを覆うように容量プレート53が積層されてシリンダ部分が構成されてなる。
この第3の実施形態の半導体記憶装置において、第1の実施形態の構造と異なる点は、第3層間絶縁膜18の上に形成されているキャパシタ部分の構造(シリンダ部分の構造)である。
図13に示す如く第3の実施形態の半導体記憶装置においては、第3の層間絶縁膜18の上に形成されていた第1の実施形態におけるシリコン酸化膜22が略され、第3のシリコン膜25と下部金属電極26からなる下部電極27の周囲に容量絶縁膜54と上部電極55が形成され、これらを覆うように容量プレート56が積層されてキャパシタ部分が構成されてなる。
このように先の第1の実施形態において設けていたシリコン酸化膜22を全部抜いたシリンダ構造を有する、第3の実施形態の半導体記憶装置では、内壁MIM、外壁MIS構造と称することができ、第1の実施形態の構造よりも約1.5倍〜約1.6倍の高容量化を実現できる。
この第4の実施形態の半導体記憶装置において、第1の実施形態の構造と異なる点は、第3層間絶縁膜18の上に形成されているキャパシタ部分の構造(シリンダ部分の構造)である。
図17に示す如く第4の実施形態の半導体記憶装置においては、第3の層間絶縁膜18の上に形成されていた第1の実施形態におけるシリコン酸化膜22と下部金属電極26が略され、第3のシリコン膜25の周囲にシリサイド膜60と容量絶縁膜61と上部電極62が形成され、これらを覆うように容量プレート63が積層されてキャパシタ部分が構成されてなる。
9…ソース、10…ドレイン、 11…第1の層間絶縁膜、 12…セルコンタクト孔、13…セルコンタクトプラグ、 14…第2の層間絶縁膜、 15…ビットコンタクト孔、 16…ビットコンタクトプラグ、 17…ビット線、 18…第3の層間絶縁膜、 19…容量コンタクト孔、 20…容量コンタクトプラグ、 21…窒化膜、 22…シリコン酸化膜、 23…第4の層間絶縁膜、24…キャパシタ用深穴シリンダ、 25…第3のシリコン膜(不純物含有シリコン膜)、 25a…シリサイド層、 26…下部金属電極、 27…下部電極、 28…容量絶縁膜、 29…上部電極、 30…容量プレート。
Claims (7)
- 半導体基板と、前記半導体基板に形成されたトランジスタと、前記半導体基板上に設けられた層間絶縁膜と、前記層間絶縁膜を、厚さ方向に貫通して設けられ、前記トランジスタのソースに接続された不純物を含有するシリコン膜からなるコンタクトプラグと、前記層間絶縁膜上に設けられ、前記コンタクトプラグの前記ソース側と反対側の端面を露出させるようにして、シリンダ孔が貫通して設けられた絶縁膜と、前記シリンダ孔の底面及び側面を、順次覆って形成された前記不純物と同じ不純物を含有するシリコン膜、Ti膜、TiN膜、容量絶縁膜及び上部電極を有するキャパシタとを有し、前記キャパシタのシリコン膜は、前記Ti膜との界面近傍に、前記Ti膜と反応することによって生成されたTiシリサイド層を有することを特徴とする半導体記憶装置。
- 前記コンタクトプラグのシリコン膜および前記キャパシタのシリコン膜が含有する不純物はリンであることを特徴とする請求項1記載の半導体記憶装置。
- 前記コンタクトプラグのシリコン膜および前記キャパシタのシリコン膜は、前記不純物を含有した多結晶シリコン膜であることを特徴とする請求項1または請求項2に記載の半導体記憶装置。
- トランジスタが形成された半導体基板上に、層間絶縁膜を形成する工程と、前記層間絶縁膜を、厚さ方向に貫通し、前記トランジスタのソースに達する不純物を含有するシリコン膜からなるコンタクトプラグを形成する工程と、前記層間絶縁膜上に、絶縁膜を形成する工程と、前記絶縁膜に、該絶縁膜を貫通し、前記コンタクトプラグのソース側と反対側の端面を露出させるシリンダ孔を形成する工程と、前記シリンダ孔の底面及び側面を覆うようにして、前記不純物と同じ不純物を含有するシリコン膜を形成する工程と、このシリコン膜上に、キャパシタの下部金属電極としてTi膜とTiN膜を順次形成するとともに、前記シリコン膜と前記Ti膜との界面近傍に、前記シリコン膜と前記Ti膜とを反応させることによってTiシリサイド層を生成する工程とを有することを特徴とする半導体記憶装置の製造方法。
- 前記コンタクトプラグのシリコン膜および前記キャパシタのシリコン膜を、リンを含有した多結晶シリコン膜によって形成することを特徴とする請求項4記載の半導体記憶装置の製造方法。
- 前記下部金属電極を形成するに際し、Tiについては高温プラズマCVD法を用い、TiNについては熱CVD法を用いて形成することを特徴とする請求項4または請求項5記載の半導体記憶装置の製造方法。
- 前記Ti膜を、650℃以上の雰囲気下で形成することで、前記Tiシリサイド層を生成することを特徴とする請求項4乃至6のいずれか一項に記載の半導体記憶装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007022399A JP4552946B2 (ja) | 2007-01-31 | 2007-01-31 | 半導体記憶装置および半導体記憶装置の製造方法 |
US12/017,970 US7781820B2 (en) | 2007-01-31 | 2008-01-22 | Semiconductor memory device and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007022399A JP4552946B2 (ja) | 2007-01-31 | 2007-01-31 | 半導体記憶装置および半導体記憶装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008192650A JP2008192650A (ja) | 2008-08-21 |
JP4552946B2 true JP4552946B2 (ja) | 2010-09-29 |
Family
ID=39666971
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007022399A Expired - Fee Related JP4552946B2 (ja) | 2007-01-31 | 2007-01-31 | 半導体記憶装置および半導体記憶装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US7781820B2 (ja) |
JP (1) | JP4552946B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5693809B2 (ja) * | 2008-07-04 | 2015-04-01 | ピーエスフォー ルクスコ エスエイアールエルPS4 Luxco S.a.r.l. | 半導体装置及びその製造方法 |
JP2011061067A (ja) * | 2009-09-11 | 2011-03-24 | Elpida Memory Inc | 半導体装置の製造方法及び半導体装置 |
US8551856B2 (en) | 2011-09-22 | 2013-10-08 | Northrop Grumman Systems Corporation | Embedded capacitor and method of fabricating the same |
JP2015195262A (ja) * | 2014-03-31 | 2015-11-05 | マイクロン テクノロジー, インク. | 半導体装置及びその製造方法 |
JP7179634B2 (ja) * | 2019-02-07 | 2022-11-29 | 株式会社東芝 | コンデンサ及びコンデンサモジュール |
JP2020145233A (ja) * | 2019-03-04 | 2020-09-10 | キオクシア株式会社 | 半導体装置およびその製造方法 |
CN115382743B (zh) * | 2021-05-24 | 2023-08-22 | 成宏能源股份有限公司 | 形成具有涂层的结构的方法及具有涂层的结构 |
US11764057B2 (en) | 2021-05-24 | 2023-09-19 | Che Inc. | Method of forming structure having coating layer and structure having coating layer |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001156024A (ja) * | 1999-09-13 | 2001-06-08 | Tokyo Electron Ltd | TiN系薄膜およびその成膜方法、成膜装置、TiN系薄膜を含む膜構造体およびその製造方法、ならびに半導体装置 |
JP2003347430A (ja) * | 2002-05-28 | 2003-12-05 | Elpida Memory Inc | 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11150249A (ja) * | 1997-11-16 | 1999-06-02 | Anelva Corp | 凹凸状ポリシリコン層の形成方法及びこの方法の実施に使用される基板処理装置並びに半導体メモリデバイス |
JPH1187265A (ja) * | 1997-09-04 | 1999-03-30 | Hitachi Ltd | 半導体集積回路装置の製造方法および製造装置 |
US20040061167A1 (en) * | 2002-10-01 | 2004-04-01 | Bhaskar Mantha | Method of improving erase efficiency and a non-volatile memory cell made thereby |
JP2004247441A (ja) | 2003-02-13 | 2004-09-02 | Renesas Technology Corp | 半導体装置 |
JP2007053279A (ja) * | 2005-08-19 | 2007-03-01 | Elpida Memory Inc | 半導体装置の製造方法 |
-
2007
- 2007-01-31 JP JP2007022399A patent/JP4552946B2/ja not_active Expired - Fee Related
-
2008
- 2008-01-22 US US12/017,970 patent/US7781820B2/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001156024A (ja) * | 1999-09-13 | 2001-06-08 | Tokyo Electron Ltd | TiN系薄膜およびその成膜方法、成膜装置、TiN系薄膜を含む膜構造体およびその製造方法、ならびに半導体装置 |
JP2003347430A (ja) * | 2002-05-28 | 2003-12-05 | Elpida Memory Inc | 王冠構造のキャパシタを有する半導体集積回路装置およびその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2008192650A (ja) | 2008-08-21 |
US20080179652A1 (en) | 2008-07-31 |
US7781820B2 (en) | 2010-08-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3805603B2 (ja) | 半導体装置及びその製造方法 | |
US9576963B2 (en) | Manufacturing method of vertical channel transistor array | |
US6576527B2 (en) | Semiconductor device and method for fabricating the same | |
JP4651169B2 (ja) | 半導体装置及びその製造方法 | |
JP4552946B2 (ja) | 半導体記憶装置および半導体記憶装置の製造方法 | |
US20040173836A1 (en) | Semiconductor device and method of manufacturing the same | |
JP2009158591A (ja) | 半導体装置およびその製造方法 | |
US20090001437A1 (en) | Integrated Circuit Devices Including Recessed Conductive Layers and Related Methods | |
JP2011049250A (ja) | 半導体装置およびその製造方法 | |
JP2001217403A (ja) | 半導体集積回路装置およびその製造方法 | |
US8581315B2 (en) | Semiconductor device having cylindrical lower electrode of capacitor and manufacturing method thereof | |
JP2005217189A (ja) | 容量素子及びその製造方法 | |
JP4600836B2 (ja) | 半導体記憶装置の製造方法 | |
JPH11214660A (ja) | Dram装置の製造方法 | |
JP4053226B2 (ja) | 半導体集積回路装置およびその製造方法 | |
JP4766924B2 (ja) | 半導体記憶装置及びその製造方法 | |
JP2012038994A (ja) | 半導体装置及びその製造方法 | |
KR100892975B1 (ko) | 반도체 집적 회로 장치 및 그 제조방법 | |
US20080087926A1 (en) | Ferroelectric random access memory and methods of fabricating the same | |
JP2004311706A (ja) | 半導体装置及びその製造方法 | |
JP2002190580A (ja) | 半導体装置およびその製造方法 | |
JP2014053361A (ja) | 半導体装置の製造方法 | |
JP2001053246A (ja) | 半導体装置及びその製造方法 | |
JP2004088105A (ja) | スタッド形態のキャッピング層を具備した半導体装置のビットライン及びその形成方法 | |
JP2012054454A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080516 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090331 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090407 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090605 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100615 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100705 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130723 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |