JP4600836B2

JP4600836B2 - 半導体記憶装置の製造方法

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Inventors: 靖山崎
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Description

本発明は、半導体記憶装置の構造及びその製造方法に関し、特にＤＲＡＭ（Dynamic Ramdom Access Memory）におけるメモリセル部のコンタクト構造に特徴を有する半導体記憶装置の製造方法に関するものである。

ＤＲＡＭなどのメモリセルは、選択用のトランジスタとキャパシタとから構成されているが、微細化に伴い、トランジスタのソース及びドレインを構成する拡散層に対するコンタクトの形成が困難となってきている。
このコンタクト部分には、図６に示すように、通常、セルコンタクトパッド方式（ポリシリコンのパッドを用いたコンタクトプラグによるトランジスタセル、すなわち拡散層とのコンタクト方式）が用いられている。
すなわち、ポリシリコンのセルコンタクトプラグを用い、ソース９及びドレイン１０の拡散層に対するコンタクトを形成する（例えば、特許文献１参照）。図６および図８はメモリセル領域の断面構造の概念図である。図７は従来のメモリセル領域の平面を示す概念図であり、図６および図８は図７においてＡ−Ａ’における線示視断面を示す概念図である。

以下、図６および図８を用いて、従来のセルコンタクトパッド方式によるセルコンタクトプラグの形成方法について説明する。
最初に、図６に示すように、基板１における一方の主面（図の上側の面）に素子分離膜２を形成し、トランジスタのチャネル領域にゲート絶縁膜３を介して、多結晶シリコン膜４、金属（例えば、高融点金属及びそのシリサイド）膜５およびＳiＮ（窒化シリコン）からなる絶縁膜７を順次形成した後、リソグラフィとドライエッチングにより、絶縁膜７をエッチングする。その後、絶縁膜７をマスクとして金属膜５および多結晶シリコン膜４をエッチングし、ゲート電極６を形成する。
その後、全面にＳｉＮを形成し、エッチバックしてゲート電極６の側壁にサイドウォール膜８を形成する。
ゲート電極６およびサイドウオール膜８をマスクとして、イオン注入を行い、ソース９及びドレイン１０の拡散層を形成する。

次に、半導体基板全面に対して燐などを含有した多結晶シリコン膜２００を、ＣＶＤ（Chemical Vapor Deposition）法により堆積させ、ソース９及びドレイン１０に対してそれぞれ接続するコンタクトプラグ１２及び１３を以下のように形成する。
堆積させた多結晶シリコン膜２００をＣＭＰ（Chemical Mechanical Polishing）法により平坦化し、レジストを塗布する。
そして、コンタクトプラグを形成するためのマスクを用いてフォトリソグラフィを行い、ホトレジストパターン１００を形成する。

次に、図８に示すように、上記レジストパターン１００をマスクとして、異方性エッチングを行い、上記多結晶シリコン膜２００を、各コンタクト毎に分離し、ソース９の拡散層と接続するコンタクトプラグ１２と、ドレイン１０の拡散層と接続するコンタクトプラグ１３とを形成する。
そして、全面に層間絶縁膜１１を形成し、ＣＭＰ法などを用いて平坦化し、セルコンタクトプラグ１２及び１３の表面を露出させる。

これにより、高度に微細化が進んだＤＲＡＭなどにおいては、メモリセル内のコンタクトのゲート電極６に対する平面視による重ね合わせ余裕を大きくするセルコンタクトプラグを形成することができる。
そして、図示しないが、セルコンタクトプラグ１２上部にはデータを蓄積する蓄積容量部が形成され、セルコンタクトプラグ１３上部には上記蓄積容量部に対し、データを読み出し、あるいはデータの書き込みを行うためのビット線が形成される。
特開２００２−０８３８８１号公報

上述の方法で形成するセルコンタクトプラグはコンタクトのゲート電極に対する余裕を大きくする効果があり、メモリセルの高密度化に好適な構成である。
しかしながら、図７に示すようにセルコンタクトプラグを形成するためのホトレジストパターンは、セルコンタクトプラグが島状に配置されて形成されるために、平面視にてドットパターンであり、断面が図９に示すように柱状の形状をしている。
このため、デザインルールの縮小化に伴い、ドットパターンのアスペクト比（高さと幅の比）が大きくなると、ホトレジストの現像やリンスなどの湿式処理工程で倒壊しやすくなり、微細なドットパターンの形成が困難となる問題がある。

したがって、従来のセルコンタクトプラグの形成方法においては、図９に示すように、ホトレジストパターンが倒れたり、剥がれたり等の問題が発生することにより、半導体記憶装置の製造における歩留まりが低下する問題がある。
本発明は、このような事情に鑑みてなされたもので、セルコンタクトプラグを高い歩留まりにて形成し、半導体記憶装置の製造過程における歩留まりを向上させる構造の半導体記憶装置及びその製造方法を提供することを目的とする。

本発明の半導体記憶装置は、半導体基板と、該半導体基板の表面に形成されたＭＯＳトランジスタと、該ＭＯＳトランジスタのゲート間に配置され、ＭＯＳトランジスタのソース及びドレインそれぞれに接続された多結晶シリコン膜のセルコンタクトプラグと、該セルコンタクトプラグ上に設けられたパッド金属層と、該パッド金属層上に設けられた層間絶縁膜と、該層間絶縁膜上に設けられた記憶容量部と、前記層間絶縁膜を貫通する開口部に配置され、該記憶容量部と前記パッド金属層を接続するコンタクトプラグとを有することを特徴とする。

本発明の半導体記憶装置は、前記パッド金属層がタングステン層／窒化チタン層／チタン層の積層構造からなることを特徴とする。

本発明の半導体記憶装置は、前記コンタクトプラグが金属層からなることを特徴とする。

本発明の半導体記憶装置は、半導体基板上に、ＭＯＳトランジスタを形成する工程と、隣接する該ＭＯＳトランジスタのゲート電極間に配置され、ＭＯＳトランジスタのソースまたはドレインに接続されるセルコンタクトプラグとなる多結晶シリコン膜を堆積して表面を平坦化する工程と、多結晶シリコン膜の上に金属層からなるパッド金属層を形成する工程と、該パッド金属層をマスクとして、前記多結晶シリコンをエッチングして、セルコンタクトプラグを形成する工程とを有することを特徴とする。

本発明の半導体記憶装置は、前記パッド金属層を形成する工程が、前記多結晶シリコン膜の上に絶縁膜を形成する工程と、前記セルコンタクトプラグを形成する部分の絶縁膜をエッチングして、開口部を設ける工程と、全面に金属膜を形成する工程と、平坦化処理を行い、開口部内の金属層のみを残し、パッド金属層を形成する工程とを有することを特徴とする。

本発明の半導体記憶装置は、前記パッド金属層がタングステン層／窒化チタン層／チタン層の積層構造で形成されていることを特徴とする。

本発明の半導体記憶装置の製造方法は、前記セルコンタクトプラグを形成する工程の後、全面に第１の層間絶縁膜を形成して表面を平坦化し、前記パッド金属層の表面を露出させる工程と、前記パッド金属層及び第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜を貫通して、前記パッド金属層表面に達する開口部を形成する工程と、該開口部内にコンタクトプラグを形成する工程と、該第２の層間絶縁膜上に、前記コンタクトプラグと接続される記憶容量部を形成する工程とを有することを特徴とする。

本発明の半導体記憶装置の製造方法は、前記コンタクトプラグが金属により形成されることを特徴とする。

以上説明したように、本発明によれば、従来の様にドット状のホトレジストパターンを形成して、異方性エッチングによりセルコンタクトプラグを形成するのではなく、セルコンタクトプラグを形成する際に、多結晶シリコン膜上に形成された絶縁膜に対してセルコンタクトプラグ形状の開口部を形成し、この開口部内に金属層からなるパッド金属層を形成し、このパッド金属層をマスクとして、多結晶シリコン膜をエッチングしてセルコンタクトプラグを形成する。ドット状パターンに代えてホール状のホトレジストパターンを使用することにより、ホトレジストパターンの倒れや剥がれを防止することができ、セルコンタクトプラグ形成の歩留まりを向上させることができ、半導体装置の製造において安定した歩留まりを得ることが可能となる。

また、本発明によれば、多結晶シリコン膜からなるセルコンタクトプラグ上にパッド金属層を設けており、このパッド金属層がタングステン層／窒化チタン層／チタン層の積層構造で形成される。最下層のチタン層は、多結晶シリコン膜とチタンシリサイドを形成して接触抵抗を低減し、中間層の窒化チタン層はタングステン層と多結晶シリコン膜との反応を防止するバリヤとして機能する。その結果、このパッド金属層をバッファ層とすることができ、多結晶シリコンからなるセルコンタクトプラグの上に、金属のコンタクトプラグを形成することが可能となる。金属のコンタクトプラグを用いることにより、従来の多結晶シリコン膜をコンタクトプラグに用いた場合に比較して、データを蓄積するための記憶容量部間との配線における直列抵抗を、低下させる（１／５程度に低下させる）ことができる。

以下、本発明の一実施形態による半導体記憶装置を図面を参照して説明する。図１は同実施形態の断面構造を示す概念図である。
この図において、半導体基板１は所定濃度の不純物を含有する半導体、例えばシリコンにて形成されている。
素子分離領域２は、上記半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法により、トランジスタ形成領域以外の部分に形成され、トランジスタ（選択用トランジスタ）を絶縁分離する。

トランジスタ形成領域において、ゲート絶縁膜３は、半導体基板１表面に、例えば熱酸化などにより、シリコン酸化膜として形成されている。
ゲート電極６は多結晶シリコン膜４と金属膜５との多層膜により形成されており、多結晶シリコン膜４はＣＶＤ法での成膜時に不純物を含有させて形成するドープト多結晶シリコン膜を用いることができる。金属膜５はタングステン（Ｗ）や、タングステンシリサイド（ＷＳi）などの高融点金属を用いることができる。
上記ゲート電極６の上に、すなわち金属膜５の上には窒化シリコン（ＳiＮ）等の絶縁膜７が形成され、ゲート電極６の側壁には窒化シリコンなどの絶縁膜によるサイドウォール８が形成されている。

上記ゲート電極６の一端の半導体基板１表面にソース９の拡散層が形成され、ゲート電極６の他端にドレイン１０の拡散層が形成されている。
上記絶縁膜７及びサイドウォール８により自己整合的に形成された各コンタクトホールに、ソース９の拡散層と接続されたセルコンタクトプラグ１２と、ドレイン１０の拡散層と接続されたセルコンタクトプラグ１３とが、所定の不純物濃度の多結晶シリコン膜にて形成されている。セルコンタクトプラグは、トランジスタのソース及びドレインの拡散層に対して接続するコンタクトプラグを示している。

セルコンタクトプラグ１２および１３の上部は、ゲート電極６の側面よりもゲート電極６側に迫り出すように形成されており、その表面がソース９及びドレイン１０各々の拡散層との接触面積よりも大きな露出表面積を有している。

セルコンタクトプラグ１２及び１３の上面にはパッド金属層５０が形成されており、このパッド金属層５０はタングステン層／窒化チタン層／チタン層の多層膜にて構成されている。
セルコンタクトプラグ１２及び１３各々の間に形成される溝部には第１の層間絶縁膜１１が形成されている。すなわち、セルコンタクトプラグ１２及び１３各々は、上記第１の層間絶縁膜１１により、それぞれ隣接する他のセルコンタクトプラグと電気的に絶縁され、上記パッド金属層５０上面が第１の層間絶縁膜１１から露出している。
パッド金属層５０上及び第１の層間絶縁膜１１の上には、全面的に第２の層間絶縁膜１４が形成されている。

セルコンタクトプラグ１３上のパッド金属層５０が露出するよう、第２の層間絶縁膜１４を貫通させて、コンタクトホール２５が形成されている。
このコンタクトホール２５内に、金属材料（例えば、チタン／窒化チタン/タングステンの多層膜）からなるコンタクトプラグ１６が形成されている。
上記コンタクトプラグ１６の表面に、タングステン膜などの金属膜からなるビット配線層１７が形成されている。すなわち、ビット配線層１７は、コンタクトプラグ１６，パッド金属層５０及びセルコンタクトプラグ１３１を介して、ドレイン１０の拡散層と接続されている。
ビット配線層１７及び第２の層間絶縁膜１４上に、第３の層間絶縁膜１８が形成されている。

セルコンタクトプラグ１２上面のパッド金属層５０の表面が露出するよう、第２の層間絶縁膜１４及び第３の層間絶縁膜１８を貫通させて、コンタクトホール１５が形成されている。
コンタクトホール１５内には、金属材料（例えば、チタン／窒化チタン/タングステンの多層膜チタンからなるコンタクトプラグ１９が形成されている。
コンタクトプラグ１９の露出面及び第３の層間絶縁膜１８上に、第４の層間絶縁膜２０を形成する。第１の層間絶縁膜１１、第２の層間絶縁膜１４、第３の層間絶縁膜１８及び第４の層間絶縁膜２０各々はシリコン酸化膜、ＰＳＧ（燐が含有されたシリコン酸化膜）あるいはＢＰＳＧ（ボロン及び燐が含有されたシリコン酸化膜）により形成されている。

コンタクトプラグ１９の表面が露出される位置に、第４の層間絶縁膜２０を貫通させて、記憶容量部６０を構成するための開口部３０が形成されている。
開口部３０内周面には金属からなる下部電極２１が所定の厚さにて、コンタクトプラグ１９と接続するよう形成されている。
上記下部電極２１表面を含め第４の層間絶縁膜２０上に、所定の厚さにて容量絶縁膜２２が形成されている。
容量絶縁膜２２上には、上部電極２３が形成されている。すなわち、下部電極２１，容量絶縁膜２２及び上部電極２３により、データを蓄積する容量記憶部６０となるキャパシタが形成されている。

次に、図１、図２，図３，図４及び図５により、上記第１の実施形態による半導体記憶装置の製造方法について説明する。以下の説明においては、ＤＲＡＭのメモリセル領域の製造方法について説明する。また、周辺回路領域の製造方法についてはメモリセル領域のトランジスタの製造方法と同様のため省略する。
図２は、本実施形態の特徴部分を明確に説明するため、容量記憶部６０を除き、図１のＣ-Ｃ線以下の層における（ビット配線は含む）半導体記憶装置の平面構造を示す概念図である。図３〜図５は、本発明の特徴的な製造工程部分を主に説明するものであり、図２における線Ｂ−Ｂ’における半導体記憶装置の線視断面の構造を示す概念図である（図１も同様）。

例えば、図３に示すように、Ｐ型の単結晶シリコンよりなる半導体基板１の主面にトランジスタ形成領域を区画するため、ＳＴＩ法より素子分離膜２を、この半導体基板１の主面においてトランジスタ形成領域以外の全ての部分に形成する。
そして、熱酸化法により半導体表面を酸化してシリコン酸化膜とすることにより、トランジスタ形成領域に厚さ４ｎｍのゲート絶縁膜３を形成する。
次に、このゲート絶縁膜３上にモノシラン（ＳiＨ4）及びフォスヒン(ＰＨ3)を原料ガスとして、ＣＶＤ法により、Ｎ型の不純物が含有された７０ｎｍの厚さの多結晶シリコン膜４を形成する。

次に、上記多結晶シリコン膜４上に、スパッタリング法により金属膜５として、例えばタングステン，窒化タングステン、タングステンシリサイド等の高融点金属を５０ｎｍの厚さに堆積させる。
そして、上記金属膜５上にモノシランとアンモニア（ＮＨ3）を原料ガスとして、プラズマＣＶＤ法により、窒化シリコン膜からなる絶縁膜７を厚さ７０ｎｍにて堆積させる。
次に、上記絶縁膜７上にレジストを塗布し、ゲート電極６形成用のマスクを用い、フォトリソグラフィによりゲート電極６形成用のホトレジストパターンを形成する。

そして、上記ホトレジストパターンをマスクとして、異方性エッチングにより、絶縁膜７をエッチングする。ホトレジストパターンを除去した後、絶縁膜７をマスクとして金属膜５及び多結晶シリコン膜４をエッチングし、ゲート電極６を形成する。
次に、ＣＶＤ法を用い、全面に窒化シリコン膜を４０ｎｍの厚さにより堆積させ、エッチバックを行うことにより、サイドウォール８を形成する。

そして、ゲート電極６及びサイドウォール８をマスクとして、注入エネルギを１５〜３０eVにて、５×１０^１２〜１×１０^１３ｃｍ^−２のＮ型不純物（例えば、砒素：Ａs）のイオン注入を行い、窒素雰囲気中にて９００〜１０００℃にて１min間のアニーリングを行い、ソース９及びドレイン１０の拡散層の形成を行う。なお、サイドウオール８を形成する前に、予め上記条件で、ソース９及びドレイン１０の拡散層の形成を行うイオン注入を行なうこともできる。
上述したように、トランジスタ形成領域において、トランジスタ構造を形成した後、多結晶シリコン膜２００を、多結晶シリコン４と同様にＣＶＤ法により、３００ｎｍの厚さに堆積し、ＣＭＰ法により平坦化し、半導体基板の表面から約２５０ｎｍの厚さとする。

次に、上記多結晶シリコン膜２００上にプラズマＣＶＤ法により、例えば、シリコン酸化膜よりなるマスク絶縁膜３００を、２５０ｎｍ〜３００ｎｍの厚さに堆積させる。
そして、上記マスク絶縁膜３００上にホトレジストを３００ｎｍの厚さに塗布し、セルコンタクトプラグ部分のマスク絶縁膜３００を除去するマスクを用い、フォトリソグラフィにより、ホトレジストパターン１００を形成する。
このとき、従来例の柱状となるホトレジストパターンとは異なり、ホール状、すなわち蜂の巣形状のホトレジストパターン１００が形成される。このため、全体がネットワーク状に接続されたホトレジストパターンとなるため、従来例と異なりアスペクト比の影響を受けにくくなり、ホトレジストの現像やリンスなどの湿式処理工程におけるホトレジストパターンの倒れや剥がれを防止することができる。

次に、異方性エッチングにより、セルコンタクトプラグを形成する部分、すなわち図２におけるパッド金属層５０が形成される領域のマスク絶縁膜３００を除去するためのエッチングを行い、平面視においてセルコンタクトプラグ上部の表面に形成するパッド金属層５０と同一形状の開口部４００を形成する。
そして、図４に示すように、ホトレジストパターン１００を除去し、露出されている多結晶シリコン膜２００を含め、全面にスパッタリング法により、チタン（Ｔi）を１０ｎｍの厚さに、窒化チタン（ＴiＮ）を４０ｎｍの厚さに、タングステン（Ｗ）を２５０ｎｍの厚さに順次堆積させ、ＣＭＰにより平坦化処理を行い、開口部４００以外に堆積されたＷ／ＴiＮ／Ｔiの各層を除去し、開口部４００内部にパッド金属層５０を形成する。

次に、図５に示すように、上記パッド金属層５０をマスクとし、マスク絶縁層３００及び平面視にてその直下に位置する多結晶シリコン膜２００を、ＨＢr（またはＨＣｌ）＋Ｈ2（またはＨe）のエッチング用ガスを用いて異方性エッチングを行う。
これにより、図５に示すように、セルコンタクトプラグ１２および１３とそれらの上部表面に位置するパッド金属層５０とが形成される。

次に、図１に示すように、全面にプラズマＣＶＤ法により、第１の層間絶縁膜１１を、例えばシリコン酸化膜として、４５０ｎｍの厚さに形成する。その後、ＣＭＰによる平坦化処理を行ない、パッド金属層５０の表面を露出させる。
次に、全面にプラズマＣＶＤ法により、シリコン酸化膜からなる第２の層間絶縁膜１４を３００ｎｍの厚さに形成する。その後、ホトレジストを塗布する。そして、ビット配線層１７にセルコンタクトプラグ１３を接続するコンタクトホールを形成するためのマスクを用いたフォトリソグラフィにより、ホトレジストパターンを形成し、このホトレジストパターンをマスクとし、異方性エッチングを行う。この異方性エッチングの処理により、第２の層間絶縁膜１４を貫通し、セルコンタクトプラグ１３上のパッド金属層５０が露出するコンタクトホール２５を形成する。なお、第１の層間絶縁膜１１の形成を省略し、第２の層間絶縁膜１４で代用しても良い。この場合には、第２の層間絶縁膜１４を形成した後に、ＣＭＰ法により表面の平坦化処理を行なう。
ホトレジストを除去した後に、ＣＶＤ法により、コンタクトホール２５内を含め全面にコンタクトプラグ１６となる金属膜を堆積させ、ＣＭＰによる平坦化処理を行い、コンタクトホール２５から上部表面が露出されたコンタクトプラグ１６を形成する。

そして、全面に金属膜を形成し、この金属膜上にホトレジストを塗布し、ビット配線層１７を形成するためのマスクを用いたフォトリソグラフィにより、ホトレジストパターンを形成する。このホトレジストパターンをマスクとし、異方性エッチングを行うことにより、上記コンタクトプラグ１６に接続するビット配線層１７を形成する。
ホトレジストを除去した後に、全面にプラズマＣＶＤ法により、第３の層間絶縁膜１８を、例えばシリコン酸化膜として、５００ｎｍの厚さに形成し、ＣＭＰにより平坦化処理を行う。

次に、上記層間絶縁膜１８上にホトレジストを塗布し、セルコンタクトプラグ１２と記憶容量部６０の下部電極とを接続するコンタクトホールを形成するマスクを用いたフォトリソグラフィにより、ホトレジストパターンを形成する。そして、このホトレジストパターンをマスクとし、異方性エッチングを行うことにより、第２の層間絶縁膜１４及び第３の層間絶縁膜１８を貫通し、セルコンタクトプラグ１２上のパッド金属層５０が露出するコンタクトホール１５を形成する。
ホトレジストを除去した後、ＣＶＤ法により、上記コンタクトホール１５内を含め全面にコンタクトプラグ１９を形成させるための金属層を堆積させ、ＣＭＰによる平坦化処理を行い、コンタクトホール１５から上部表面が露出されたコンタクトプラグ１９を形成する。

次に、全面にプラズマＣＶＤ法により、第４の層間絶縁膜２０を、例えばシリコン酸化膜として、３０００ｎｍの厚さに形成し、ＣＭＰにより平坦化処理を行う。
上記層間絶縁膜２０上にホトレジストを塗布し、記憶容量部６０を形成する開口部を形成するためのマスクを用いたフォトリソグラフィにより、ホトレジストパターンを形成する。そして、この形成したホトレジストパターンをマスクとし、異方性エッチングを行うことにより、第４の層間絶縁膜２０を貫通し、コンタクトプラグ１９上部表面が露出する開口部３０を形成する。
ホトレジストを除去した後、窒化チタンなどの金属材料をＣＶＤ法により金属層として、３０ｎｍの厚さに堆積させる。

そして、ホトレジストを塗布し、開口部３０内のみにホトレジストを残存させた後、開口部３０以外、すなわち第４の層間絶縁膜２０表面の金属層をエッチングにより除去する。その後、ホトレジストの除去を行い、容量記憶部６０のキャパシタにおけるコップ形状の下部電極２１を形成する。
次に、全面に、酸化アルミニウムからなる容量絶縁膜２２を、ＡＬＤ（Atomic Layer Deposition）法により、６ｎｍの厚さにて形成する。
この絶縁膜２２上にＣＶＤ法により、上記下部電極２１と同様に窒化チタン膜の金属層を３０ｎｍの厚さにて形成する。この金属層の上に、さらに他の金属層を形成しても良い。

この金属層上にホトレジストを塗布し、上部電極２３の形状を形成するマスクにて、上部電極２３の加工を行うホトレジストパターンを形成し、このレジストパターンをマスクとしてエッチングを行い、レジストを除去することにより、上部電極２３を形成する。
これにより、下部電極２１がコンタクトプラグ１９に接続された、下部電極２１，絶縁膜２２及び上部電極２３からなる容量記憶部６０が形成される。
上述したプロセスにより、本実施形態による半導体記憶装置のメモリセル領域が形成される。このメモリセル領域の各容量記憶部６０に対して、データの書き込み及び読み出しを行う周辺回路領域についても同様プロセスにより形成することができる。

本発明の一実施形態による半導体記憶装置の断面構造を示す概念図である。本発明の一実施形態による半導体記憶装置の平面構造を示す概念図である。図１の半導体記憶装置における製造過程の断面構造を示す概念図である。図１の半導体記憶装置における製造過程の断面構造を示す概念図である。図１の半導体記憶装置における製造過程の断面構造を示す概念図である。従来のセルコンパッド方式を用いた半導体記憶装置の断面構造を示す概念図である。従来のセルコンパッド方式を用いた半導体記憶装置の平面構造を示す概念図であるである。従来のセルコンパッド方式を用いた半導体記憶装置の断面構造を示す概念図である。従来のセルコンパッド方式を用いた半導体記憶装置の断面構造を示す概念図である。

符号の説明

１…半導体基板
２…素子分離領域
３…ゲート絶縁膜
４，２００…多結晶シリコン膜
５…金属膜
６…ゲート電極
７，２２…絶縁膜
８…サイドウォール
９…ソース
１０…ドレイン
１１…第１の層間絶縁膜
１２，１３…セルコンタクトプラグ
１４…第２の層間絶縁膜
１５，２５…コンタクトホール
１６，１９…コンタクトプラグ
１７…ビット配線層
１８…第３の層間絶縁膜
２０…第４の層間絶縁膜
２１…下部電極
２２…容量絶縁膜
２３…上部電極
３０，４００…開口部
５０…パッド金属層
６０…容量記憶部
３００…マスク絶縁膜

Claims

半導体基板上に、ＭＯＳトランジスタを形成する工程と、
隣接する該ＭＯＳトランジスタのゲート電極間に配置され、ＭＯＳトランジスタのソースまたはドレインに接続されるセルコンタクトプラグとなる多結晶シリコン膜を堆積して表面を平坦化する工程と、
前記多結晶シリコン膜の上に絶縁膜を形成する工程と、
前記セルコンタクトプラグを形成する部分の絶縁膜をエッチングして、開口部を設ける工程と、
全面に金属膜を形成する工程と、
平坦化処理を行い、開口部内の金属層のみを残し、前記多結晶シリコン膜の上にパッド金属層を形成する工程と、
該パッド金属層をマスクとして、前記多結晶シリコン膜をエッチングして、セルコンタクトプラグを形成する工程と
を有し、
前記開口部を設ける工程は、前記セルコンタクトプラグを形成する領域にホールが形成されたホトレジストパターンをマスクとして前記絶縁膜をエッチングする工程であり、前記開口部を設ける工程の後、前記全面に金属膜を形成する工程の前に、前記ホトレジストパターンを除去する工程をさらに
有することを特徴とする半導体記憶装置の製造方法。
前記パッド金属層がタングステン層／窒化チタン層／チタン層の積層構造で形成されていることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
前記セルコンタクトプラグを形成する工程の後、
全面に第１の層間絶縁膜を形成して表面を平坦化し、前記パッド金属層の表面を露出させる工程と、
前記パッド金属層及び第１の層間絶縁膜上に第２の層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜を貫通して、前記パッド金属層表面に達する開口部を形成する工程と、
該開口部内にコンタクトプラグを形成する工程と、
該第２の層間絶縁膜上に、前記コンタクトプラグと接続される記憶容量部を形成する工程と
を有することを特徴とする請求項１または請求項２に記載の半導体記憶装置の製造方法。
前記コンタクトプラグが金属により形成されることを特徴とする請求項３記載の半導体記憶装置の製造方法。